projects / OpenSPARC-T2-DV / blame
? search:
summary | tags | clone url | shortlog | log | commit | commitdiff | tree
blob | blame (incremental) | history | HEAD
Initial commit of OpenSPARC T2 design and verification files.
[OpenSPARC-T2-DV] / design / sys / iop / niu / rtl / niu_dmc_txpios.v
CommitLineData
86530b38
AT		 1// ========== Copyright Header Begin ==========================================
2//
3// OpenSPARC T2 Processor File: niu_dmc_txpios.v
4// Copyright (C) 1995-2007 Sun Microsystems, Inc. All Rights Reserved
5// 4150 Network Circle, Santa Clara, California 95054, U.S.A.
6//
7// * DO NOT ALTER OR REMOVE COPYRIGHT NOTICES OR THIS FILE HEADER.
8//
9// This program is free software; you can redistribute it and/or modify
10// it under the terms of the GNU General Public License as published by
11// the Free Software Foundation; version 2 of the License.
12//
13// This program is distributed in the hope that it will be useful,
14// but WITHOUT ANY WARRANTY; without even the implied warranty of
15// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
16// GNU General Public License for more details.
17//
18// You should have received a copy of the GNU General Public License
19// along with this program; if not, write to the Free Software
20// Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA
21//
22// For the avoidance of doubt, and except that if any non-GPL license
23// choice is available it will apply instead, Sun elects to use only
24// the General Public License version 2 (GPLv2) at this time for any
25// software where a choice of GPL license versions is made
26// available with the language indicating that GPLv2 or any later version
27// may be used, or where a choice of which version of the GPL is applied is
28// otherwise unspecified.
29//
30// Please contact Sun Microsystems, Inc., 4150 Network Circle, Santa Clara,
31// CA 95054 USA or visit www.sun.com if you need additional information or
32// have any questions.
33//
34// ========== Copyright Header End ============================================
35/*********************************************************************
36 *
37 * NIU TDMC - PIO Interface and Control regs
38 *
39 * Orignal Author(s): Arvind Srinivasan
40 * Modifier(s):
41 * Project(s): Neptune
42 *
43 * Copyright (c) 2004 Sun Microsystems, Inc.
44 *
45 * All Rights Reserved.
46 *
47 * This verilog model is the confidential and proprietary property of
48 * Sun Microsystems, Inc., and the possession or use of this model
49 * requires a written license from Sun Microsystems, Inc.
50 *
51 **********************************************************************/
52
53`include "niu_dmc_reg_defines.h"
54`include "txc_defines.h"
55
56module niu_dmc_txpios (/*AUTOJUNK*/
57 // Outputs
58 tdmc_pio_ack, tdmc_pio_err, tdmc_pio_rdata,
59 debug_select, training_vector, page0_mask_dma0, page0_value_dma0,
60 page0_reloc_dma0, page0_valid_dma0, page1_mask_dma0,
61 page1_value_dma0, page1_reloc_dma0, page1_valid_dma0,
62 dmc_txc_dma0_page_handle, tx_rng_cfg_dma0_len,
63 tx_rng_cfg_dma0_staddr, tx_rng_tail_dma0, tx_dma_cfg_dma0_rst,
64 tx_dma_cfg_dma0_stall, tx_dma_cfg_dma0_mbaddr,
65 tx_cfg_dma0_enable_mb, tx_cfg_dma0_mk, tx_cfg_dma0_mmk,
66 tx_cs_dma0, tx_dma0_pre_st, tx_dma0_rng_err_logh,
67 tx_dma0_rng_err_logl, tx_dma_cfg_dma0_stop, dmc_txc_dma0_func_num,
68 page0_mask_dma1, page0_value_dma1, page0_reloc_dma1,
69 page0_valid_dma1, page1_mask_dma1, page1_value_dma1,
70 page1_reloc_dma1, page1_valid_dma1, dmc_txc_dma1_page_handle,
71 tx_rng_cfg_dma1_len, tx_rng_cfg_dma1_staddr, tx_rng_tail_dma1,
72 tx_dma_cfg_dma1_rst, tx_dma_cfg_dma1_stall,
73 tx_dma_cfg_dma1_mbaddr, tx_cfg_dma1_enable_mb, tx_cfg_dma1_mk,
74 tx_cfg_dma1_mmk, tx_cs_dma1, tx_dma1_pre_st, tx_dma1_rng_err_logh,
75 tx_dma1_rng_err_logl, tx_dma_cfg_dma1_stop, dmc_txc_dma1_func_num,
76 page0_mask_dma2, page0_value_dma2, page0_reloc_dma2,
77 page0_valid_dma2, page1_mask_dma2, page1_value_dma2,
78 page1_reloc_dma2, page1_valid_dma2, dmc_txc_dma2_page_handle,
79 tx_rng_cfg_dma2_len, tx_rng_cfg_dma2_staddr, tx_rng_tail_dma2,
80 tx_dma_cfg_dma2_rst, tx_dma_cfg_dma2_stall,
81 tx_dma_cfg_dma2_mbaddr, tx_cfg_dma2_enable_mb, tx_cfg_dma2_mk,
82 tx_cfg_dma2_mmk, tx_cs_dma2, tx_dma2_pre_st, tx_dma2_rng_err_logh,
83 tx_dma2_rng_err_logl, tx_dma_cfg_dma2_stop, dmc_txc_dma2_func_num,
84 page0_mask_dma3, page0_value_dma3, page0_reloc_dma3,
85 page0_valid_dma3, page1_mask_dma3, page1_value_dma3,
86 page1_reloc_dma3, page1_valid_dma3, dmc_txc_dma3_page_handle,
87 tx_rng_cfg_dma3_len, tx_rng_cfg_dma3_staddr, tx_rng_tail_dma3,
88 tx_dma_cfg_dma3_rst, tx_dma_cfg_dma3_stall,
89 tx_dma_cfg_dma3_mbaddr, tx_cfg_dma3_enable_mb, tx_cfg_dma3_mk,
90 tx_cfg_dma3_mmk, tx_cs_dma3, tx_dma3_pre_st, tx_dma3_rng_err_logh,
91 tx_dma3_rng_err_logl, tx_dma_cfg_dma3_stop, dmc_txc_dma3_func_num,
92 page0_mask_dma4, page0_value_dma4, page0_reloc_dma4,
93 page0_valid_dma4, page1_mask_dma4, page1_value_dma4,
94 page1_reloc_dma4, page1_valid_dma4, dmc_txc_dma4_page_handle,
95 tx_rng_cfg_dma4_len, tx_rng_cfg_dma4_staddr, tx_rng_tail_dma4,
96 tx_dma_cfg_dma4_rst, tx_dma_cfg_dma4_stall,
97 tx_dma_cfg_dma4_mbaddr, tx_cfg_dma4_enable_mb, tx_cfg_dma4_mk,
98 tx_cfg_dma4_mmk, tx_cs_dma4, tx_dma4_pre_st, tx_dma4_rng_err_logh,
99 tx_dma4_rng_err_logl, tx_dma_cfg_dma4_stop, dmc_txc_dma4_func_num,
100 page0_mask_dma5, page0_value_dma5, page0_reloc_dma5,
101 page0_valid_dma5, page1_mask_dma5, page1_value_dma5,
102 page1_reloc_dma5, page1_valid_dma5, dmc_txc_dma5_page_handle,
103 tx_rng_cfg_dma5_len, tx_rng_cfg_dma5_staddr, tx_rng_tail_dma5,
104 tx_dma_cfg_dma5_rst, tx_dma_cfg_dma5_stall,
105 tx_dma_cfg_dma5_mbaddr, tx_cfg_dma5_enable_mb, tx_cfg_dma5_mk,
106 tx_cfg_dma5_mmk, tx_cs_dma5, tx_dma5_pre_st, tx_dma5_rng_err_logh,
107 tx_dma5_rng_err_logl, tx_dma_cfg_dma5_stop, dmc_txc_dma5_func_num,
108 page0_mask_dma6, page0_value_dma6, page0_reloc_dma6,
109 page0_valid_dma6, page1_mask_dma6, page1_value_dma6,
110 page1_reloc_dma6, page1_valid_dma6, dmc_txc_dma6_page_handle,
111 tx_rng_cfg_dma6_len, tx_rng_cfg_dma6_staddr, tx_rng_tail_dma6,
112 tx_dma_cfg_dma6_rst, tx_dma_cfg_dma6_stall,
113 tx_dma_cfg_dma6_mbaddr, tx_cfg_dma6_enable_mb, tx_cfg_dma6_mk,
114 tx_cfg_dma6_mmk, tx_cs_dma6, tx_dma6_pre_st, tx_dma6_rng_err_logh,
115 tx_dma6_rng_err_logl, tx_dma_cfg_dma6_stop, dmc_txc_dma6_func_num,
116 page0_mask_dma7, page0_value_dma7, page0_reloc_dma7,
117 page0_valid_dma7, page1_mask_dma7, page1_value_dma7,
118 page1_reloc_dma7, page1_valid_dma7, dmc_txc_dma7_page_handle,
119 tx_rng_cfg_dma7_len, tx_rng_cfg_dma7_staddr, tx_rng_tail_dma7,
120 tx_dma_cfg_dma7_rst, tx_dma_cfg_dma7_stall,
121 tx_dma_cfg_dma7_mbaddr, tx_cfg_dma7_enable_mb, tx_cfg_dma7_mk,
122 tx_cfg_dma7_mmk, tx_cs_dma7, tx_dma7_pre_st, tx_dma7_rng_err_logh,
123 tx_dma7_rng_err_logl, tx_dma_cfg_dma7_stop, dmc_txc_dma7_func_num,
124 page0_mask_dma8, page0_value_dma8, page0_reloc_dma8,
125 page0_valid_dma8, page1_mask_dma8, page1_value_dma8,
126 page1_reloc_dma8, page1_valid_dma8, dmc_txc_dma8_page_handle,
127 tx_rng_cfg_dma8_len, tx_rng_cfg_dma8_staddr, tx_rng_tail_dma8,
128 tx_dma_cfg_dma8_rst, tx_dma_cfg_dma8_stall,
129 tx_dma_cfg_dma8_mbaddr, tx_cfg_dma8_enable_mb, tx_cfg_dma8_mk,
130 tx_cfg_dma8_mmk, tx_cs_dma8, tx_dma8_pre_st, tx_dma8_rng_err_logh,
131 tx_dma8_rng_err_logl, tx_dma_cfg_dma8_stop, dmc_txc_dma8_func_num,
132 page0_mask_dma9, page0_value_dma9, page0_reloc_dma9,
133 page0_valid_dma9, page1_mask_dma9, page1_value_dma9,
134 page1_reloc_dma9, page1_valid_dma9, dmc_txc_dma9_page_handle,
135 tx_rng_cfg_dma9_len, tx_rng_cfg_dma9_staddr, tx_rng_tail_dma9,
136 tx_dma_cfg_dma9_rst, tx_dma_cfg_dma9_stall,
137 tx_dma_cfg_dma9_mbaddr, tx_cfg_dma9_enable_mb, tx_cfg_dma9_mk,
138 tx_cfg_dma9_mmk, tx_cs_dma9, tx_dma9_pre_st, tx_dma9_rng_err_logh,
139 tx_dma9_rng_err_logl, tx_dma_cfg_dma9_stop, dmc_txc_dma9_func_num,
140 page0_mask_dma10, page0_value_dma10, page0_reloc_dma10,
141 page0_valid_dma10, page1_mask_dma10, page1_value_dma10,
142 page1_reloc_dma10, page1_valid_dma10, dmc_txc_dma10_page_handle,
143 tx_rng_cfg_dma10_len, tx_rng_cfg_dma10_staddr, tx_rng_tail_dma10,
144 tx_dma_cfg_dma10_rst, tx_dma_cfg_dma10_stall,
145 tx_dma_cfg_dma10_mbaddr, tx_cfg_dma10_enable_mb, tx_cfg_dma10_mk,
146 tx_cfg_dma10_mmk, tx_cs_dma10, tx_dma10_pre_st,
147 tx_dma10_rng_err_logh, tx_dma10_rng_err_logl,
148 tx_dma_cfg_dma10_stop, dmc_txc_dma10_func_num, page0_mask_dma11,
149 page0_value_dma11, page0_reloc_dma11, page0_valid_dma11,
150 page1_mask_dma11, page1_value_dma11, page1_reloc_dma11,
151 page1_valid_dma11, dmc_txc_dma11_page_handle,
152 tx_rng_cfg_dma11_len, tx_rng_cfg_dma11_staddr, tx_rng_tail_dma11,
153 tx_dma_cfg_dma11_rst, tx_dma_cfg_dma11_stall,
154 tx_dma_cfg_dma11_mbaddr, tx_cfg_dma11_enable_mb, tx_cfg_dma11_mk,
155 tx_cfg_dma11_mmk, tx_cs_dma11, tx_dma11_pre_st,
156 tx_dma11_rng_err_logh, tx_dma11_rng_err_logl,
157 tx_dma_cfg_dma11_stop, dmc_txc_dma11_func_num, page0_mask_dma12,
158 page0_value_dma12, page0_reloc_dma12, page0_valid_dma12,
159 page1_mask_dma12, page1_value_dma12, page1_reloc_dma12,
160 page1_valid_dma12, dmc_txc_dma12_page_handle,
161 tx_rng_cfg_dma12_len, tx_rng_cfg_dma12_staddr, tx_rng_tail_dma12,
162 tx_dma_cfg_dma12_rst, tx_dma_cfg_dma12_stall,
163 tx_dma_cfg_dma12_mbaddr, tx_cfg_dma12_enable_mb, tx_cfg_dma12_mk,
164 tx_cfg_dma12_mmk, tx_cs_dma12, tx_dma12_pre_st,
165 tx_dma12_rng_err_logh, tx_dma12_rng_err_logl,
166 tx_dma_cfg_dma12_stop, dmc_txc_dma12_func_num, page0_mask_dma13,
167 page0_value_dma13, page0_reloc_dma13, page0_valid_dma13,
168 page1_mask_dma13, page1_value_dma13, page1_reloc_dma13,
169 page1_valid_dma13, dmc_txc_dma13_page_handle,
170 tx_rng_cfg_dma13_len, tx_rng_cfg_dma13_staddr, tx_rng_tail_dma13,
171 tx_dma_cfg_dma13_rst, tx_dma_cfg_dma13_stall,
172 tx_dma_cfg_dma13_mbaddr, tx_cfg_dma13_enable_mb, tx_cfg_dma13_mk,
173 tx_cfg_dma13_mmk, tx_cs_dma13, tx_dma13_pre_st,
174 tx_dma13_rng_err_logh, tx_dma13_rng_err_logl,
175 tx_dma_cfg_dma13_stop, dmc_txc_dma13_func_num, page0_mask_dma14,
176 page0_value_dma14, page0_reloc_dma14, page0_valid_dma14,
177 page1_mask_dma14, page1_value_dma14, page1_reloc_dma14,
178 page1_valid_dma14, dmc_txc_dma14_page_handle,
179 tx_rng_cfg_dma14_len, tx_rng_cfg_dma14_staddr, tx_rng_tail_dma14,
180 tx_dma_cfg_dma14_rst, tx_dma_cfg_dma14_stall,
181 tx_dma_cfg_dma14_mbaddr, tx_cfg_dma14_enable_mb, tx_cfg_dma14_mk,
182 tx_cfg_dma14_mmk, tx_cs_dma14, tx_dma14_pre_st,
183 tx_dma14_rng_err_logh, tx_dma14_rng_err_logl,
184 tx_dma_cfg_dma14_stop, dmc_txc_dma14_func_num, page0_mask_dma15,
185 page0_value_dma15, page0_reloc_dma15, page0_valid_dma15,
186 page1_mask_dma15, page1_value_dma15, page1_reloc_dma15,
187 page1_valid_dma15, dmc_txc_dma15_page_handle,
188 tx_rng_cfg_dma15_len, tx_rng_cfg_dma15_staddr, tx_rng_tail_dma15,
189 tx_dma_cfg_dma15_rst, tx_dma_cfg_dma15_stall,
190 tx_dma_cfg_dma15_mbaddr, tx_cfg_dma15_enable_mb, tx_cfg_dma15_mk,
191 tx_cfg_dma15_mmk, tx_cs_dma15, tx_dma15_pre_st,
192 tx_dma15_rng_err_logh, tx_dma15_rng_err_logl,
193 tx_dma_cfg_dma15_stop, dmc_txc_dma15_func_num,
194 dmc_txc_dma0_error, dmc_txc_dma1_error, dmc_txc_dma2_error,
195 dmc_txc_dma3_error, dmc_txc_dma4_error, dmc_txc_dma5_error,
196 dmc_txc_dma6_error, dmc_txc_dma7_error, dmc_txc_dma8_error,
197 dmc_txc_dma9_error, dmc_txc_dma10_error, dmc_txc_dma11_error,
198 dmc_txc_dma12_error, dmc_txc_dma13_error, dmc_txc_dma14_error,
199 dmc_txc_dma15_error,
200
201`ifdef NEPTUNE
202
203 page0_mask_dma16,
204 page0_value_dma16, page0_reloc_dma16, page0_valid_dma16,
205 page1_mask_dma16, page1_value_dma16, page1_reloc_dma16,
206 page1_valid_dma16, dmc_txc_dma16_page_handle,
207 tx_rng_cfg_dma16_len, tx_rng_cfg_dma16_staddr, tx_rng_tail_dma16,
208 tx_dma_cfg_dma16_rst, tx_dma_cfg_dma16_stall,
209 tx_dma_cfg_dma16_mbaddr, tx_cfg_dma16_enable_mb, tx_cfg_dma16_mk,
210 tx_cfg_dma16_mmk, tx_cs_dma16, tx_dma16_pre_st,
211 tx_dma16_rng_err_logh, tx_dma16_rng_err_logl,
212 tx_dma_cfg_dma16_stop, dmc_txc_dma16_func_num, page0_mask_dma17,
213 page0_value_dma17, page0_reloc_dma17, page0_valid_dma17,
214 page1_mask_dma17, page1_value_dma17, page1_reloc_dma17,
215 page1_valid_dma17, dmc_txc_dma17_page_handle,
216 tx_rng_cfg_dma17_len, tx_rng_cfg_dma17_staddr, tx_rng_tail_dma17,
217 tx_dma_cfg_dma17_rst, tx_dma_cfg_dma17_stall,
218 tx_dma_cfg_dma17_mbaddr, tx_cfg_dma17_enable_mb, tx_cfg_dma17_mk,
219 tx_cfg_dma17_mmk, tx_cs_dma17, tx_dma17_pre_st,
220 tx_dma17_rng_err_logh, tx_dma17_rng_err_logl,
221 tx_dma_cfg_dma17_stop, dmc_txc_dma17_func_num, page0_mask_dma18,
222 page0_value_dma18, page0_reloc_dma18, page0_valid_dma18,
223 page1_mask_dma18, page1_value_dma18, page1_reloc_dma18,
224 page1_valid_dma18, dmc_txc_dma18_page_handle,
225 tx_rng_cfg_dma18_len, tx_rng_cfg_dma18_staddr, tx_rng_tail_dma18,
226 tx_dma_cfg_dma18_rst, tx_dma_cfg_dma18_stall,
227 tx_dma_cfg_dma18_mbaddr, tx_cfg_dma18_enable_mb, tx_cfg_dma18_mk,
228 tx_cfg_dma18_mmk, tx_cs_dma18, tx_dma18_pre_st,
229 tx_dma18_rng_err_logh, tx_dma18_rng_err_logl,
230 tx_dma_cfg_dma18_stop, dmc_txc_dma18_func_num, page0_mask_dma19,
231 page0_value_dma19, page0_reloc_dma19, page0_valid_dma19,
232 page1_mask_dma19, page1_value_dma19, page1_reloc_dma19,
233 page1_valid_dma19, dmc_txc_dma19_page_handle,
234 tx_rng_cfg_dma19_len, tx_rng_cfg_dma19_staddr, tx_rng_tail_dma19,
235 tx_dma_cfg_dma19_rst, tx_dma_cfg_dma19_stall,
236 tx_dma_cfg_dma19_mbaddr, tx_cfg_dma19_enable_mb, tx_cfg_dma19_mk,
237 tx_cfg_dma19_mmk, tx_cs_dma19, tx_dma19_pre_st,
238 tx_dma19_rng_err_logh, tx_dma19_rng_err_logl,
239 tx_dma_cfg_dma19_stop, dmc_txc_dma19_func_num, page0_mask_dma20,
240 page0_value_dma20, page0_reloc_dma20, page0_valid_dma20,
241 page1_mask_dma20, page1_value_dma20, page1_reloc_dma20,
242 page1_valid_dma20, dmc_txc_dma20_page_handle,
243 tx_rng_cfg_dma20_len, tx_rng_cfg_dma20_staddr, tx_rng_tail_dma20,
244 tx_dma_cfg_dma20_rst, tx_dma_cfg_dma20_stall,
245 tx_dma_cfg_dma20_mbaddr, tx_cfg_dma20_enable_mb, tx_cfg_dma20_mk,
246 tx_cfg_dma20_mmk, tx_cs_dma20, tx_dma20_pre_st,
247 tx_dma20_rng_err_logh, tx_dma20_rng_err_logl,
248 tx_dma_cfg_dma20_stop, dmc_txc_dma20_func_num, page0_mask_dma21,
249 page0_value_dma21, page0_reloc_dma21, page0_valid_dma21,
250 page1_mask_dma21, page1_value_dma21, page1_reloc_dma21,
251 page1_valid_dma21, dmc_txc_dma21_page_handle,
252 tx_rng_cfg_dma21_len, tx_rng_cfg_dma21_staddr, tx_rng_tail_dma21,
253 tx_dma_cfg_dma21_rst, tx_dma_cfg_dma21_stall,
254 tx_dma_cfg_dma21_mbaddr, tx_cfg_dma21_enable_mb, tx_cfg_dma21_mk,
255 tx_cfg_dma21_mmk, tx_cs_dma21, tx_dma21_pre_st,
256 tx_dma21_rng_err_logh, tx_dma21_rng_err_logl,
257 tx_dma_cfg_dma21_stop, dmc_txc_dma21_func_num, page0_mask_dma22,
258 page0_value_dma22, page0_reloc_dma22, page0_valid_dma22,
259 page1_mask_dma22, page1_value_dma22, page1_reloc_dma22,
260 page1_valid_dma22, dmc_txc_dma22_page_handle,
261 tx_rng_cfg_dma22_len, tx_rng_cfg_dma22_staddr, tx_rng_tail_dma22,
262 tx_dma_cfg_dma22_rst, tx_dma_cfg_dma22_stall,
263 tx_dma_cfg_dma22_mbaddr, tx_cfg_dma22_enable_mb, tx_cfg_dma22_mk,
264 tx_cfg_dma22_mmk, tx_cs_dma22, tx_dma22_pre_st,
265 tx_dma22_rng_err_logh, tx_dma22_rng_err_logl,
266 tx_dma_cfg_dma22_stop, dmc_txc_dma22_func_num, page0_mask_dma23,
267 page0_value_dma23, page0_reloc_dma23, page0_valid_dma23,
268 page1_mask_dma23, page1_value_dma23, page1_reloc_dma23,
269 page1_valid_dma23, dmc_txc_dma23_page_handle,
270 tx_rng_cfg_dma23_len, tx_rng_cfg_dma23_staddr, tx_rng_tail_dma23,
271 tx_dma_cfg_dma23_rst, tx_dma_cfg_dma23_stall,
272 tx_dma_cfg_dma23_mbaddr, tx_cfg_dma23_enable_mb, tx_cfg_dma23_mk,
273 tx_cfg_dma23_mmk, tx_cs_dma23, tx_dma23_pre_st,
274 tx_dma23_rng_err_logh, tx_dma23_rng_err_logl,
275 tx_dma_cfg_dma23_stop, dmc_txc_dma23_func_num,
276 dmc_txc_dma16_error, dmc_txc_dma17_error, dmc_txc_dma18_error,
277 dmc_txc_dma19_error, dmc_txc_dma20_error, dmc_txc_dma21_error,
278 dmc_txc_dma22_error, dmc_txc_dma23_error,
279
280`else // !ifdef NEPTUNE
281`endif // !ifdef NEPTUNE
282
283
284 // Inputs
285 SysClk, Reset_L,pio_clients_rd, pio_tdmc_sel, pio_clients_addr, pio_clients_wdata ,
286 pio_clients_32b, tx_rng_head_dma0, dma0_clear_reset,
287 set_cfg_dma0_mmk, clear_cfg_dma0_mb, set_pref_buf_par_err_dma0,
288 set_pkt_part_err_dma0, pkt_part_error_address_dma0,
289 set_conf_part_error_dma0, tx_dma_cfg_dma0_stop_state,
290 set_cfg_dma0_mk, ShadowRingCurrentPtr_DMA0, tx_rng_head_dma1,
291 dma1_clear_reset, set_cfg_dma1_mmk, clear_cfg_dma1_mb, set_pref_buf_par_err_dma1,
292 set_pkt_part_err_dma1, pkt_part_error_address_dma1,
293 set_conf_part_error_dma1, tx_dma_cfg_dma1_stop_state,
294 set_cfg_dma1_mk, ShadowRingCurrentPtr_DMA1, tx_rng_head_dma2,
295 dma2_clear_reset, set_cfg_dma2_mmk, clear_cfg_dma2_mb, set_pref_buf_par_err_dma2,
296 set_pkt_part_err_dma2, pkt_part_error_address_dma2,
297 set_conf_part_error_dma2, tx_dma_cfg_dma2_stop_state,
298 set_cfg_dma2_mk, ShadowRingCurrentPtr_DMA2, tx_rng_head_dma3,
299 dma3_clear_reset, set_cfg_dma3_mmk, clear_cfg_dma3_mb, set_pref_buf_par_err_dma3,
300 set_pkt_part_err_dma3, pkt_part_error_address_dma3,
301 set_conf_part_error_dma3, tx_dma_cfg_dma3_stop_state,
302 set_cfg_dma3_mk, ShadowRingCurrentPtr_DMA3, tx_rng_head_dma4,
303 dma4_clear_reset, set_cfg_dma4_mmk, clear_cfg_dma4_mb, set_pref_buf_par_err_dma4,
304 set_pkt_part_err_dma4, pkt_part_error_address_dma4,
305 set_conf_part_error_dma4, tx_dma_cfg_dma4_stop_state,
306 set_cfg_dma4_mk, ShadowRingCurrentPtr_DMA4, tx_rng_head_dma5,
307 dma5_clear_reset, set_cfg_dma5_mmk, clear_cfg_dma5_mb, set_pref_buf_par_err_dma5,
308 set_pkt_part_err_dma5, pkt_part_error_address_dma5,
309 set_conf_part_error_dma5, tx_dma_cfg_dma5_stop_state,
310 set_cfg_dma5_mk, ShadowRingCurrentPtr_DMA5, tx_rng_head_dma6,
311 dma6_clear_reset, set_cfg_dma6_mmk, clear_cfg_dma6_mb, set_pref_buf_par_err_dma6,
312 set_pkt_part_err_dma6, pkt_part_error_address_dma6,
313 set_conf_part_error_dma6, tx_dma_cfg_dma6_stop_state,
314 set_cfg_dma6_mk, ShadowRingCurrentPtr_DMA6, tx_rng_head_dma7,
315 dma7_clear_reset, set_cfg_dma7_mmk, clear_cfg_dma7_mb, set_pref_buf_par_err_dma7,
316 set_pkt_part_err_dma7, pkt_part_error_address_dma7,
317 set_conf_part_error_dma7, tx_dma_cfg_dma7_stop_state,
318 set_cfg_dma7_mk, ShadowRingCurrentPtr_DMA7, tx_rng_head_dma8,
319 dma8_clear_reset, set_cfg_dma8_mmk, clear_cfg_dma8_mb, set_pref_buf_par_err_dma8,
320 set_pkt_part_err_dma8, pkt_part_error_address_dma8,
321 set_conf_part_error_dma8, tx_dma_cfg_dma8_stop_state,
322 set_cfg_dma8_mk, ShadowRingCurrentPtr_DMA8, tx_rng_head_dma9,
323 dma9_clear_reset, set_cfg_dma9_mmk, clear_cfg_dma9_mb, set_pref_buf_par_err_dma9,
324 set_pkt_part_err_dma9, pkt_part_error_address_dma9,
325 set_conf_part_error_dma9, tx_dma_cfg_dma9_stop_state,
326 set_cfg_dma9_mk, ShadowRingCurrentPtr_DMA9, tx_rng_head_dma10,
327 dma10_clear_reset, set_cfg_dma10_mmk, clear_cfg_dma10_mb, set_pref_buf_par_err_dma10,
328 set_pkt_part_err_dma10, pkt_part_error_address_dma10,
329 set_conf_part_error_dma10, tx_dma_cfg_dma10_stop_state,
330 set_cfg_dma10_mk, ShadowRingCurrentPtr_DMA10, tx_rng_head_dma11,
331 dma11_clear_reset, set_cfg_dma11_mmk, clear_cfg_dma11_mb, set_pref_buf_par_err_dma11,
332 set_pkt_part_err_dma11, pkt_part_error_address_dma11,
333 set_conf_part_error_dma11, tx_dma_cfg_dma11_stop_state,
334 set_cfg_dma11_mk, ShadowRingCurrentPtr_DMA11, tx_rng_head_dma12,
335 dma12_clear_reset, set_cfg_dma12_mmk, clear_cfg_dma12_mb, set_pref_buf_par_err_dma12,
336 set_pkt_part_err_dma12, pkt_part_error_address_dma12,
337 set_conf_part_error_dma12, tx_dma_cfg_dma12_stop_state,
338 set_cfg_dma12_mk, ShadowRingCurrentPtr_DMA12, tx_rng_head_dma13,
339 dma13_clear_reset, set_cfg_dma13_mmk, clear_cfg_dma13_mb, set_pref_buf_par_err_dma13,
340 set_pkt_part_err_dma13, pkt_part_error_address_dma13,
341 set_conf_part_error_dma13, tx_dma_cfg_dma13_stop_state,
342 set_cfg_dma13_mk, ShadowRingCurrentPtr_DMA13, tx_rng_head_dma14,
343 dma14_clear_reset, set_cfg_dma14_mmk, clear_cfg_dma14_mb, set_pref_buf_par_err_dma14,
344 set_pkt_part_err_dma14, pkt_part_error_address_dma14,
345 set_conf_part_error_dma14, tx_dma_cfg_dma14_stop_state,
346 set_cfg_dma14_mk, ShadowRingCurrentPtr_DMA14, tx_rng_head_dma15,
347 dma15_clear_reset, set_cfg_dma15_mmk, clear_cfg_dma15_mb, set_pref_buf_par_err_dma15,
348 set_pkt_part_err_dma15, pkt_part_error_address_dma15,
349 set_conf_part_error_dma15, tx_dma_cfg_dma15_stop_state,
350 set_cfg_dma15_mk, ShadowRingCurrentPtr_DMA15,
351 set_tx_ring_oflow_dma0, set_tx_ring_oflow_dma1, set_tx_ring_oflow_dma2,
352 set_tx_ring_oflow_dma3, set_tx_ring_oflow_dma4, set_tx_ring_oflow_dma5,
353 set_tx_ring_oflow_dma6, set_tx_ring_oflow_dma7, set_tx_ring_oflow_dma8,
354 set_tx_ring_oflow_dma9, set_tx_ring_oflow_dma10, set_tx_ring_oflow_dma11,
355 set_tx_ring_oflow_dma12, set_tx_ring_oflow_dma13, set_tx_ring_oflow_dma14,
356 set_tx_ring_oflow_dma15,
357 txc_dmc_dma0_mark_bit,txc_dmc_dma0_inc_pkt_cnt,
358 txc_dmc_dma1_mark_bit,txc_dmc_dma1_inc_pkt_cnt,
359 txc_dmc_dma2_mark_bit,txc_dmc_dma2_inc_pkt_cnt,
360 txc_dmc_dma3_mark_bit,txc_dmc_dma3_inc_pkt_cnt,
361 txc_dmc_dma4_mark_bit,txc_dmc_dma4_inc_pkt_cnt,
362 txc_dmc_dma5_mark_bit,txc_dmc_dma5_inc_pkt_cnt,
363 txc_dmc_dma6_mark_bit,txc_dmc_dma6_inc_pkt_cnt,
364 txc_dmc_dma7_mark_bit,txc_dmc_dma7_inc_pkt_cnt,
365 txc_dmc_dma8_mark_bit,txc_dmc_dma8_inc_pkt_cnt,
366 txc_dmc_dma9_mark_bit,txc_dmc_dma9_inc_pkt_cnt,
367 txc_dmc_dma10_mark_bit,txc_dmc_dma10_inc_pkt_cnt,
368 txc_dmc_dma11_mark_bit,txc_dmc_dma11_inc_pkt_cnt,
369 txc_dmc_dma12_mark_bit,txc_dmc_dma12_inc_pkt_cnt,
370 txc_dmc_dma13_mark_bit,txc_dmc_dma13_inc_pkt_cnt,
371 txc_dmc_dma14_mark_bit,txc_dmc_dma14_inc_pkt_cnt,
372 txc_dmc_dma15_mark_bit,txc_dmc_dma15_inc_pkt_cnt,
373
374`ifdef NEPTUNE
375
376 tx_rng_head_dma16,
377 dma16_clear_reset, set_cfg_dma16_mmk, clear_cfg_dma16_mb, set_pref_buf_par_err_dma16,
378 set_pkt_part_err_dma16, pkt_part_error_address_dma16,
379 set_conf_part_error_dma16, tx_dma_cfg_dma16_stop_state,
380 set_cfg_dma16_mk, ShadowRingCurrentPtr_DMA16, tx_rng_head_dma17,
381 dma17_clear_reset, set_cfg_dma17_mmk, clear_cfg_dma17_mb, set_pref_buf_par_err_dma17,
382 set_pkt_part_err_dma17, pkt_part_error_address_dma17,
383 set_conf_part_error_dma17, tx_dma_cfg_dma17_stop_state,
384 set_cfg_dma17_mk, ShadowRingCurrentPtr_DMA17, tx_rng_head_dma18,
385 dma18_clear_reset, set_cfg_dma18_mmk, clear_cfg_dma18_mb, set_pref_buf_par_err_dma18,
386 set_pkt_part_err_dma18, pkt_part_error_address_dma18,
387 set_conf_part_error_dma18, tx_dma_cfg_dma18_stop_state,
388 set_cfg_dma18_mk, ShadowRingCurrentPtr_DMA18, tx_rng_head_dma19,
389 dma19_clear_reset, set_cfg_dma19_mmk, clear_cfg_dma19_mb, set_pref_buf_par_err_dma19,
390 set_pkt_part_err_dma19, pkt_part_error_address_dma19,
391 set_conf_part_error_dma19, tx_dma_cfg_dma19_stop_state,
392 set_cfg_dma19_mk, ShadowRingCurrentPtr_DMA19, tx_rng_head_dma20,
393 dma20_clear_reset, set_cfg_dma20_mmk, clear_cfg_dma20_mb, set_pref_buf_par_err_dma20,
394 set_pkt_part_err_dma20, pkt_part_error_address_dma20,
395 set_conf_part_error_dma20, tx_dma_cfg_dma20_stop_state,
396 set_cfg_dma20_mk, ShadowRingCurrentPtr_DMA20, tx_rng_head_dma21,
397 dma21_clear_reset, set_cfg_dma21_mmk, clear_cfg_dma21_mb, set_pref_buf_par_err_dma21,
398 set_pkt_part_err_dma21, pkt_part_error_address_dma21,
399 set_conf_part_error_dma21, tx_dma_cfg_dma21_stop_state,
400 set_cfg_dma21_mk, ShadowRingCurrentPtr_DMA21, tx_rng_head_dma22,
401 dma22_clear_reset, set_cfg_dma22_mmk, clear_cfg_dma22_mb, set_pref_buf_par_err_dma22,
402 set_pkt_part_err_dma22, pkt_part_error_address_dma22,
403 set_conf_part_error_dma22, tx_dma_cfg_dma22_stop_state,
404 set_cfg_dma22_mk, ShadowRingCurrentPtr_DMA22, tx_rng_head_dma23,
405 dma23_clear_reset, set_cfg_dma23_mmk, clear_cfg_dma23_mb, set_pref_buf_par_err_dma23,
406 set_pkt_part_err_dma23, pkt_part_error_address_dma23,
407 set_conf_part_error_dma23, tx_dma_cfg_dma23_stop_state,
408 set_cfg_dma23_mk, ShadowRingCurrentPtr_DMA23,
409 set_tx_ring_oflow_dma16, set_tx_ring_oflow_dma17, set_tx_ring_oflow_dma18,
410 set_tx_ring_oflow_dma19, set_tx_ring_oflow_dma20, set_tx_ring_oflow_dma21,
411 set_tx_ring_oflow_dma22, set_tx_ring_oflow_dma23,
412 txc_dmc_dma16_mark_bit,txc_dmc_dma16_inc_pkt_cnt,
413 txc_dmc_dma17_mark_bit,txc_dmc_dma17_inc_pkt_cnt,
414 txc_dmc_dma18_mark_bit,txc_dmc_dma18_inc_pkt_cnt,
415 txc_dmc_dma19_mark_bit,txc_dmc_dma19_inc_pkt_cnt,
416 txc_dmc_dma20_mark_bit,txc_dmc_dma20_inc_pkt_cnt,
417 txc_dmc_dma21_mark_bit,txc_dmc_dma21_inc_pkt_cnt,
418 txc_dmc_dma22_mark_bit,txc_dmc_dma22_inc_pkt_cnt,
419 txc_dmc_dma23_mark_bit,txc_dmc_dma23_inc_pkt_cnt,
420
421`else // !ifdef NEPTUNE
422`endif // !ifdef NEPTUNE
423 set_mbox_part_error_dma,
424
425 txc_dmc_p0_dma_pkt_size_err,
426 txc_dmc_dma_nack_pkt_rd,
427 txc_dmc_nack_pkt_rd_addr,
428 txc_dmc_p0_pkt_size_err_addr,
429 txc_dmc_p0_pkt_size_err,
430 txc_dmc_nack_pkt_rd,
431
432 txc_dmc_p1_dma_pkt_size_err,
433 txc_dmc_p1_pkt_size_err_addr,
434 txc_dmc_p1_pkt_size_err,
435
436 txc_dmc_p2_dma_pkt_size_err,
437 txc_dmc_p2_pkt_size_err_addr,
438 txc_dmc_p2_pkt_size_err,
439
440 txc_dmc_p3_dma_pkt_size_err,
441 txc_dmc_p3_pkt_size_err_addr,
442 txc_dmc_p3_pkt_size_err,
443
444 txpref_dma_nack_resp, txpref_nack_resp,
445 txpref_nack_rd_addr, mbox_ack_dma_err_received, mbox_err_received,
446 tdmc_pio_intr ,parity_corrupt_config,
447 dmc_txc_tx_addr_md
448
449 );
450
451 // Include Header Files
452
453 // Global Signals
454 input SysClk;
455 input Reset_L;
456
457 output [5:0] debug_select;
458 output [31:0] training_vector;
459 // Slave Interface
460
461 input pio_clients_32b;
462 output tdmc_pio_ack; // pio read data ack
463 output tdmc_pio_err; // pio read data error
464 output [63:0] tdmc_pio_rdata; // pio read data
465 // PIO I/F Inputs
466 input pio_clients_rd; // pio read
467 input pio_tdmc_sel; // pio DMC select
468 input [19:0] pio_clients_addr; // pio address
469 input [63:0] pio_clients_wdata; // pio write data
470
471
472 // DMA0 Signals
473 input [`PTR_WIDTH :0] tx_rng_head_dma0 ;
474 input dma0_clear_reset;
475 input set_cfg_dma0_mmk; // from mailbox
476 input clear_cfg_dma0_mb; // from mailbox
477
478
479 output [31:0] page0_mask_dma0;
480 output [31:0] page0_value_dma0;
481 output [31:0] page0_reloc_dma0;
482 output page0_valid_dma0;
483 output [31:0] page1_mask_dma0;
484 output [31:0] page1_value_dma0;
485 output [31:0] page1_reloc_dma0;
486 output page1_valid_dma0;
487 output [19:0] dmc_txc_dma0_page_handle;
488
489 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma0_len;
490 output [37:0] tx_rng_cfg_dma0_staddr;
491 output [`PTR_WIDTH :0] tx_rng_tail_dma0 ;
492 output tx_dma_cfg_dma0_rst;
493 output tx_dma_cfg_dma0_stall;
494 output [37:0] tx_dma_cfg_dma0_mbaddr ;
495 output tx_cfg_dma0_enable_mb; // to mailbox
496 output tx_cfg_dma0_mk; // to mailbox
497 output tx_cfg_dma0_mmk; // to mailbox
498 output [63:0] tx_cs_dma0; // to mailbox
499 output [63:0] tx_dma0_pre_st; // to mailbox
500 output [63:0] tx_dma0_rng_err_logh; // to mailbox
501 output [63:0] tx_dma0_rng_err_logl; // to mailbox
502
503 input set_pref_buf_par_err_dma0;
504 input set_pkt_part_err_dma0;
505 input [43:0] pkt_part_error_address_dma0;
506 input set_conf_part_error_dma0;
507 input set_tx_ring_oflow_dma0;
508
509
510
511 input tx_dma_cfg_dma0_stop_state;
512 output tx_dma_cfg_dma0_stop;
513 output [1:0] dmc_txc_dma0_func_num;
514 input set_cfg_dma0_mk;
515 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA0;
516
517
518
519 // DMA1 Signals
520 input [`PTR_WIDTH :0] tx_rng_head_dma1 ;
521 input dma1_clear_reset;
522 input set_cfg_dma1_mmk; // from mailbox
523 input clear_cfg_dma1_mb; // from mailbox
524
525
526 output [31:0] page0_mask_dma1;
527 output [31:0] page0_value_dma1;
528 output [31:0] page0_reloc_dma1;
529 output page0_valid_dma1;
530 output [31:0] page1_mask_dma1;
531 output [31:0] page1_value_dma1;
532 output [31:0] page1_reloc_dma1;
533 output page1_valid_dma1;
534 output [19:0] dmc_txc_dma1_page_handle;
535
536 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma1_len;
537 output [37:0] tx_rng_cfg_dma1_staddr;
538 output [`PTR_WIDTH :0] tx_rng_tail_dma1 ;
539 output tx_dma_cfg_dma1_rst;
540 output tx_dma_cfg_dma1_stall;
541 output [37:0] tx_dma_cfg_dma1_mbaddr ;
542 output tx_cfg_dma1_enable_mb; // to mailbox
543 output tx_cfg_dma1_mk; // to mailbox
544 output tx_cfg_dma1_mmk; // to mailbox
545 output [63:0] tx_cs_dma1; // to mailbox
546 output [63:0] tx_dma1_pre_st; // to mailbox
547 output [63:0] tx_dma1_rng_err_logh; // to mailbox
548 output [63:0] tx_dma1_rng_err_logl; // to mailbox
549
550 input set_pref_buf_par_err_dma1;
551 input set_pkt_part_err_dma1;
552 input [43:0] pkt_part_error_address_dma1;
553 input set_conf_part_error_dma1;
554 input set_tx_ring_oflow_dma1;
555
556
557 input tx_dma_cfg_dma1_stop_state;
558 output tx_dma_cfg_dma1_stop;
559 output [1:0] dmc_txc_dma1_func_num;
560 input set_cfg_dma1_mk;
561 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA1;
562
563
564
565 // DMA2 Signals
566 input [`PTR_WIDTH :0] tx_rng_head_dma2 ;
567 input dma2_clear_reset;
568 input set_cfg_dma2_mmk; // from mailbox
569 input clear_cfg_dma2_mb; // from mailbox
570
571
572 output [31:0] page0_mask_dma2;
573 output [31:0] page0_value_dma2;
574 output [31:0] page0_reloc_dma2;
575 output page0_valid_dma2;
576 output [31:0] page1_mask_dma2;
577 output [31:0] page1_value_dma2;
578 output [31:0] page1_reloc_dma2;
579 output page1_valid_dma2;
580 output [19:0] dmc_txc_dma2_page_handle;
581
582 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma2_len;
583 output [37:0] tx_rng_cfg_dma2_staddr;
584 output [`PTR_WIDTH :0] tx_rng_tail_dma2 ;
585 output tx_dma_cfg_dma2_rst;
586 output tx_dma_cfg_dma2_stall;
587 output [37:0] tx_dma_cfg_dma2_mbaddr ;
588 output tx_cfg_dma2_enable_mb; // to mailbox
589 output tx_cfg_dma2_mk; // to mailbox
590 output tx_cfg_dma2_mmk; // to mailbox
591 output [63:0] tx_cs_dma2; // to mailbox
592 output [63:0] tx_dma2_pre_st; // to mailbox
593 output [63:0] tx_dma2_rng_err_logh; // to mailbox
594 output [63:0] tx_dma2_rng_err_logl; // to mailbox
595
596 input set_pref_buf_par_err_dma2;
597 input set_pkt_part_err_dma2;
598 input [43:0] pkt_part_error_address_dma2;
599 input set_conf_part_error_dma2;
600 input set_tx_ring_oflow_dma2;
601
602
603 input tx_dma_cfg_dma2_stop_state;
604 output tx_dma_cfg_dma2_stop;
605 output [1:0] dmc_txc_dma2_func_num;
606 input set_cfg_dma2_mk;
607 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA2;
608
609
610
611 // DMA3 Signals
612 input [`PTR_WIDTH :0] tx_rng_head_dma3 ;
613 input dma3_clear_reset;
614 input set_cfg_dma3_mmk; // from mailbox
615 input clear_cfg_dma3_mb; // from mailbox
616
617
618 output [31:0] page0_mask_dma3;
619 output [31:0] page0_value_dma3;
620 output [31:0] page0_reloc_dma3;
621 output page0_valid_dma3;
622 output [31:0] page1_mask_dma3;
623 output [31:0] page1_value_dma3;
624 output [31:0] page1_reloc_dma3;
625 output page1_valid_dma3;
626 output [19:0] dmc_txc_dma3_page_handle;
627
628 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma3_len;
629 output [37:0] tx_rng_cfg_dma3_staddr;
630 output [`PTR_WIDTH :0] tx_rng_tail_dma3 ;
631 output tx_dma_cfg_dma3_rst;
632 output tx_dma_cfg_dma3_stall;
633 output [37:0] tx_dma_cfg_dma3_mbaddr ;
634 output tx_cfg_dma3_enable_mb; // to mailbox
635 output tx_cfg_dma3_mk; // to mailbox
636 output tx_cfg_dma3_mmk; // to mailbox
637 output [63:0] tx_cs_dma3; // to mailbox
638 output [63:0] tx_dma3_pre_st; // to mailbox
639 output [63:0] tx_dma3_rng_err_logh; // to mailbox
640 output [63:0] tx_dma3_rng_err_logl; // to mailbox
641
642 input set_pref_buf_par_err_dma3;
643 input set_pkt_part_err_dma3;
644 input [43:0] pkt_part_error_address_dma3;
645 input set_conf_part_error_dma3;
646 input set_tx_ring_oflow_dma3;
647
648
649 input tx_dma_cfg_dma3_stop_state;
650 output tx_dma_cfg_dma3_stop;
651 output [1:0] dmc_txc_dma3_func_num;
652 input set_cfg_dma3_mk;
653 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA3;
654
655
656
657 // DMA4 Signals
658 input [`PTR_WIDTH :0] tx_rng_head_dma4 ;
659 input dma4_clear_reset;
660 input set_cfg_dma4_mmk; // from mailbox
661 input clear_cfg_dma4_mb; // from mailbox
662
663
664 output [31:0] page0_mask_dma4;
665 output [31:0] page0_value_dma4;
666 output [31:0] page0_reloc_dma4;
667 output page0_valid_dma4;
668 output [31:0] page1_mask_dma4;
669 output [31:0] page1_value_dma4;
670 output [31:0] page1_reloc_dma4;
671 output page1_valid_dma4;
672 output [19:0] dmc_txc_dma4_page_handle;
673
674 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma4_len;
675 output [37:0] tx_rng_cfg_dma4_staddr;
676 output [`PTR_WIDTH :0] tx_rng_tail_dma4 ;
677 output tx_dma_cfg_dma4_rst;
678 output tx_dma_cfg_dma4_stall;
679 output [37:0] tx_dma_cfg_dma4_mbaddr ;
680 output tx_cfg_dma4_enable_mb; // to mailbox
681 output tx_cfg_dma4_mk; // to mailbox
682 output tx_cfg_dma4_mmk; // to mailbox
683 output [63:0] tx_cs_dma4; // to mailbox
684 output [63:0] tx_dma4_pre_st; // to mailbox
685 output [63:0] tx_dma4_rng_err_logh; // to mailbox
686 output [63:0] tx_dma4_rng_err_logl; // to mailbox
687
688 input set_pref_buf_par_err_dma4;
689 input set_pkt_part_err_dma4;
690 input [43:0] pkt_part_error_address_dma4;
691 input set_conf_part_error_dma4;
692 input set_tx_ring_oflow_dma4;
693
694
695 input tx_dma_cfg_dma4_stop_state;
696 output tx_dma_cfg_dma4_stop;
697 output [1:0] dmc_txc_dma4_func_num;
698 input set_cfg_dma4_mk;
699 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA4;
700
701
702
703 // DMA5 Signals
704 input [`PTR_WIDTH :0] tx_rng_head_dma5 ;
705 input dma5_clear_reset;
706 input set_cfg_dma5_mmk; // from mailbox
707 input clear_cfg_dma5_mb; // from mailbox
708
709
710 output [31:0] page0_mask_dma5;
711 output [31:0] page0_value_dma5;
712 output [31:0] page0_reloc_dma5;
713 output page0_valid_dma5;
714 output [31:0] page1_mask_dma5;
715 output [31:0] page1_value_dma5;
716 output [31:0] page1_reloc_dma5;
717 output page1_valid_dma5;
718 output [19:0] dmc_txc_dma5_page_handle;
719
720 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma5_len;
721 output [37:0] tx_rng_cfg_dma5_staddr;
722 output [`PTR_WIDTH :0] tx_rng_tail_dma5 ;
723 output tx_dma_cfg_dma5_rst;
724 output tx_dma_cfg_dma5_stall;
725 output [37:0] tx_dma_cfg_dma5_mbaddr ;
726 output tx_cfg_dma5_enable_mb; // to mailbox
727 output tx_cfg_dma5_mk; // to mailbox
728 output tx_cfg_dma5_mmk; // to mailbox
729 output [63:0] tx_cs_dma5; // to mailbox
730 output [63:0] tx_dma5_pre_st; // to mailbox
731 output [63:0] tx_dma5_rng_err_logh; // to mailbox
732 output [63:0] tx_dma5_rng_err_logl; // to mailbox
733
734 input set_pref_buf_par_err_dma5;
735 input set_pkt_part_err_dma5;
736 input [43:0] pkt_part_error_address_dma5;
737 input set_conf_part_error_dma5;
738 input set_tx_ring_oflow_dma5;
739
740
741 input tx_dma_cfg_dma5_stop_state;
742 output tx_dma_cfg_dma5_stop;
743 output [1:0] dmc_txc_dma5_func_num;
744 input set_cfg_dma5_mk;
745 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA5;
746
747
748
749 // DMA6 Signals
750 input [`PTR_WIDTH :0] tx_rng_head_dma6 ;
751 input dma6_clear_reset;
752 input set_cfg_dma6_mmk; // from mailbox
753 input clear_cfg_dma6_mb; // from mailbox
754
755
756 output [31:0] page0_mask_dma6;
757 output [31:0] page0_value_dma6;
758 output [31:0] page0_reloc_dma6;
759 output page0_valid_dma6;
760 output [31:0] page1_mask_dma6;
761 output [31:0] page1_value_dma6;
762 output [31:0] page1_reloc_dma6;
763 output page1_valid_dma6;
764 output [19:0] dmc_txc_dma6_page_handle;
765
766 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma6_len;
767 output [37:0] tx_rng_cfg_dma6_staddr;
768 output [`PTR_WIDTH :0] tx_rng_tail_dma6 ;
769 output tx_dma_cfg_dma6_rst;
770 output tx_dma_cfg_dma6_stall;
771 output [37:0] tx_dma_cfg_dma6_mbaddr ;
772 output tx_cfg_dma6_enable_mb; // to mailbox
773 output tx_cfg_dma6_mk; // to mailbox
774 output tx_cfg_dma6_mmk; // to mailbox
775 output [63:0] tx_cs_dma6; // to mailbox
776 output [63:0] tx_dma6_pre_st; // to mailbox
777 output [63:0] tx_dma6_rng_err_logh; // to mailbox
778 output [63:0] tx_dma6_rng_err_logl; // to mailbox
779
780 input set_pref_buf_par_err_dma6;
781 input set_pkt_part_err_dma6;
782 input [43:0] pkt_part_error_address_dma6;
783 input set_conf_part_error_dma6;
784 input set_tx_ring_oflow_dma6;
785
786
787 input tx_dma_cfg_dma6_stop_state;
788 output tx_dma_cfg_dma6_stop;
789 output [1:0] dmc_txc_dma6_func_num;
790 input set_cfg_dma6_mk;
791 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA6;
792
793
794
795 // DMA7 Signals
796 input [`PTR_WIDTH :0] tx_rng_head_dma7 ;
797 input dma7_clear_reset;
798 input set_cfg_dma7_mmk; // from mailbox
799 input clear_cfg_dma7_mb; // from mailbox
800
801
802 output [31:0] page0_mask_dma7;
803 output [31:0] page0_value_dma7;
804 output [31:0] page0_reloc_dma7;
805 output page0_valid_dma7;
806 output [31:0] page1_mask_dma7;
807 output [31:0] page1_value_dma7;
808 output [31:0] page1_reloc_dma7;
809 output page1_valid_dma7;
810 output [19:0] dmc_txc_dma7_page_handle;
811
812 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma7_len;
813 output [37:0] tx_rng_cfg_dma7_staddr;
814 output [`PTR_WIDTH :0] tx_rng_tail_dma7 ;
815 output tx_dma_cfg_dma7_rst;
816 output tx_dma_cfg_dma7_stall;
817 output [37:0] tx_dma_cfg_dma7_mbaddr ;
818 output tx_cfg_dma7_enable_mb; // to mailbox
819 output tx_cfg_dma7_mk; // to mailbox
820 output tx_cfg_dma7_mmk; // to mailbox
821 output [63:0] tx_cs_dma7; // to mailbox
822 output [63:0] tx_dma7_pre_st; // to mailbox
823 output [63:0] tx_dma7_rng_err_logh; // to mailbox
824 output [63:0] tx_dma7_rng_err_logl; // to mailbox
825
826 input set_pref_buf_par_err_dma7;
827 input set_pkt_part_err_dma7;
828 input [43:0] pkt_part_error_address_dma7;
829 input set_conf_part_error_dma7;
830 input set_tx_ring_oflow_dma7;
831
832
833 input tx_dma_cfg_dma7_stop_state;
834 output tx_dma_cfg_dma7_stop;
835 output [1:0] dmc_txc_dma7_func_num;
836 input set_cfg_dma7_mk;
837 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA7;
838
839
840
841 // DMA8 Signals
842 input [`PTR_WIDTH :0] tx_rng_head_dma8 ;
843 input dma8_clear_reset;
844 input set_cfg_dma8_mmk; // from mailbox
845 input clear_cfg_dma8_mb; // from mailbox
846
847
848 output [31:0] page0_mask_dma8;
849 output [31:0] page0_value_dma8;
850 output [31:0] page0_reloc_dma8;
851 output page0_valid_dma8;
852 output [31:0] page1_mask_dma8;
853 output [31:0] page1_value_dma8;
854 output [31:0] page1_reloc_dma8;
855 output page1_valid_dma8;
856 output [19:0] dmc_txc_dma8_page_handle;
857
858 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma8_len;
859 output [37:0] tx_rng_cfg_dma8_staddr;
860 output [`PTR_WIDTH :0] tx_rng_tail_dma8 ;
861 output tx_dma_cfg_dma8_rst;
862 output tx_dma_cfg_dma8_stall;
863 output [37:0] tx_dma_cfg_dma8_mbaddr ;
864 output tx_cfg_dma8_enable_mb; // to mailbox
865 output tx_cfg_dma8_mk; // to mailbox
866 output tx_cfg_dma8_mmk; // to mailbox
867 output [63:0] tx_cs_dma8; // to mailbox
868 output [63:0] tx_dma8_pre_st; // to mailbox
869 output [63:0] tx_dma8_rng_err_logh; // to mailbox
870 output [63:0] tx_dma8_rng_err_logl; // to mailbox
871
872 input set_pref_buf_par_err_dma8;
873 input set_pkt_part_err_dma8;
874 input [43:0] pkt_part_error_address_dma8;
875 input set_conf_part_error_dma8;
876 input set_tx_ring_oflow_dma8;
877
878
879 input tx_dma_cfg_dma8_stop_state;
880 output tx_dma_cfg_dma8_stop;
881 output [1:0] dmc_txc_dma8_func_num;
882 input set_cfg_dma8_mk;
883 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA8;
884
885
886
887 // DMA9 Signals
888 input [`PTR_WIDTH :0] tx_rng_head_dma9 ;
889 input dma9_clear_reset;
890 input set_cfg_dma9_mmk; // from mailbox
891 input clear_cfg_dma9_mb; // from mailbox
892
893
894 output [31:0] page0_mask_dma9;
895 output [31:0] page0_value_dma9;
896 output [31:0] page0_reloc_dma9;
897 output page0_valid_dma9;
898 output [31:0] page1_mask_dma9;
899 output [31:0] page1_value_dma9;
900 output [31:0] page1_reloc_dma9;
901 output page1_valid_dma9;
902 output [19:0] dmc_txc_dma9_page_handle;
903
904 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma9_len;
905 output [37:0] tx_rng_cfg_dma9_staddr;
906 output [`PTR_WIDTH :0] tx_rng_tail_dma9 ;
907 output tx_dma_cfg_dma9_rst;
908 output tx_dma_cfg_dma9_stall;
909 output [37:0] tx_dma_cfg_dma9_mbaddr ;
910 output tx_cfg_dma9_enable_mb; // to mailbox
911 output tx_cfg_dma9_mk; // to mailbox
912 output tx_cfg_dma9_mmk; // to mailbox
913 output [63:0] tx_cs_dma9; // to mailbox
914 output [63:0] tx_dma9_pre_st; // to mailbox
915 output [63:0] tx_dma9_rng_err_logh; // to mailbox
916 output [63:0] tx_dma9_rng_err_logl; // to mailbox
917
918 input set_pref_buf_par_err_dma9;
919 input set_pkt_part_err_dma9;
920 input [43:0] pkt_part_error_address_dma9;
921 input set_conf_part_error_dma9;
922 input set_tx_ring_oflow_dma9;
923
924
925 input tx_dma_cfg_dma9_stop_state;
926 output tx_dma_cfg_dma9_stop;
927 output [1:0] dmc_txc_dma9_func_num;
928 input set_cfg_dma9_mk;
929 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA9;
930
931
932
933 // DMA10 Signals
934 input [`PTR_WIDTH :0] tx_rng_head_dma10 ;
935 input dma10_clear_reset;
936 input set_cfg_dma10_mmk; // from mailbox
937 input clear_cfg_dma10_mb; // from mailbox
938
939
940 output [31:0] page0_mask_dma10;
941 output [31:0] page0_value_dma10;
942 output [31:0] page0_reloc_dma10;
943 output page0_valid_dma10;
944 output [31:0] page1_mask_dma10;
945 output [31:0] page1_value_dma10;
946 output [31:0] page1_reloc_dma10;
947 output page1_valid_dma10;
948 output [19:0] dmc_txc_dma10_page_handle;
949
950 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma10_len;
951 output [37:0] tx_rng_cfg_dma10_staddr;
952 output [`PTR_WIDTH :0] tx_rng_tail_dma10 ;
953 output tx_dma_cfg_dma10_rst;
954 output tx_dma_cfg_dma10_stall;
955 output [37:0] tx_dma_cfg_dma10_mbaddr ;
956 output tx_cfg_dma10_enable_mb; // to mailbox
957 output tx_cfg_dma10_mk; // to mailbox
958 output tx_cfg_dma10_mmk; // to mailbox
959 output [63:0] tx_cs_dma10; // to mailbox
960 output [63:0] tx_dma10_pre_st; // to mailbox
961 output [63:0] tx_dma10_rng_err_logh; // to mailbox
962 output [63:0] tx_dma10_rng_err_logl; // to mailbox
963
964 input set_pref_buf_par_err_dma10;
965 input set_pkt_part_err_dma10;
966 input [43:0] pkt_part_error_address_dma10;
967 input set_conf_part_error_dma10;
968 input set_tx_ring_oflow_dma10;
969
970
971 input tx_dma_cfg_dma10_stop_state;
972 output tx_dma_cfg_dma10_stop;
973 output [1:0] dmc_txc_dma10_func_num;
974 input set_cfg_dma10_mk;
975 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA10;
976
977
978
979 // DMA11 Signals
980 input [`PTR_WIDTH :0] tx_rng_head_dma11 ;
981 input dma11_clear_reset;
982 input set_cfg_dma11_mmk; // from mailbox
983 input clear_cfg_dma11_mb; // from mailbox
984
985
986 output [31:0] page0_mask_dma11;
987 output [31:0] page0_value_dma11;
988 output [31:0] page0_reloc_dma11;
989 output page0_valid_dma11;
990 output [31:0] page1_mask_dma11;
991 output [31:0] page1_value_dma11;
992 output [31:0] page1_reloc_dma11;
993 output page1_valid_dma11;
994 output [19:0] dmc_txc_dma11_page_handle;
995
996 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma11_len;
997 output [37:0] tx_rng_cfg_dma11_staddr;
998 output [`PTR_WIDTH :0] tx_rng_tail_dma11 ;
999 output tx_dma_cfg_dma11_rst;
1000 output tx_dma_cfg_dma11_stall;
1001 output [37:0] tx_dma_cfg_dma11_mbaddr ;
1002 output tx_cfg_dma11_enable_mb; // to mailbox
1003 output tx_cfg_dma11_mk; // to mailbox
1004 output tx_cfg_dma11_mmk; // to mailbox
1005 output [63:0] tx_cs_dma11; // to mailbox
1006 output [63:0] tx_dma11_pre_st; // to mailbox
1007 output [63:0] tx_dma11_rng_err_logh; // to mailbox
1008 output [63:0] tx_dma11_rng_err_logl; // to mailbox
1009
1010 input set_pref_buf_par_err_dma11;
1011 input set_pkt_part_err_dma11;
1012 input [43:0] pkt_part_error_address_dma11;
1013 input set_conf_part_error_dma11;
1014 input set_tx_ring_oflow_dma11;
1015
1016
1017 input tx_dma_cfg_dma11_stop_state;
1018 output tx_dma_cfg_dma11_stop;
1019 output [1:0] dmc_txc_dma11_func_num;
1020 input set_cfg_dma11_mk;
1021 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA11;
1022
1023
1024
1025 // DMA12 Signals
1026 input [`PTR_WIDTH :0] tx_rng_head_dma12 ;
1027 input dma12_clear_reset;
1028 input set_cfg_dma12_mmk; // from mailbox
1029 input clear_cfg_dma12_mb; // from mailbox
1030
1031
1032 output [31:0] page0_mask_dma12;
1033 output [31:0] page0_value_dma12;
1034 output [31:0] page0_reloc_dma12;
1035 output page0_valid_dma12;
1036 output [31:0] page1_mask_dma12;
1037 output [31:0] page1_value_dma12;
1038 output [31:0] page1_reloc_dma12;
1039 output page1_valid_dma12;
1040 output [19:0] dmc_txc_dma12_page_handle;
1041
1042 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma12_len;
1043 output [37:0] tx_rng_cfg_dma12_staddr;
1044 output [`PTR_WIDTH :0] tx_rng_tail_dma12 ;
1045 output tx_dma_cfg_dma12_rst;
1046 output tx_dma_cfg_dma12_stall;
1047 output [37:0] tx_dma_cfg_dma12_mbaddr ;
1048 output tx_cfg_dma12_enable_mb; // to mailbox
1049 output tx_cfg_dma12_mk; // to mailbox
1050 output tx_cfg_dma12_mmk; // to mailbox
1051 output [63:0] tx_cs_dma12; // to mailbox
1052 output [63:0] tx_dma12_pre_st; // to mailbox
1053 output [63:0] tx_dma12_rng_err_logh; // to mailbox
1054 output [63:0] tx_dma12_rng_err_logl; // to mailbox
1055
1056 input set_pref_buf_par_err_dma12;
1057 input set_pkt_part_err_dma12;
1058 input [43:0] pkt_part_error_address_dma12;
1059 input set_conf_part_error_dma12;
1060 input set_tx_ring_oflow_dma12;
1061
1062
1063 input tx_dma_cfg_dma12_stop_state;
1064 output tx_dma_cfg_dma12_stop;
1065 output [1:0] dmc_txc_dma12_func_num;
1066 input set_cfg_dma12_mk;
1067 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA12;
1068
1069
1070
1071 // DMA13 Signals
1072 input [`PTR_WIDTH :0] tx_rng_head_dma13 ;
1073 input dma13_clear_reset;
1074 input set_cfg_dma13_mmk; // from mailbox
1075 input clear_cfg_dma13_mb; // from mailbox
1076
1077
1078 output [31:0] page0_mask_dma13;
1079 output [31:0] page0_value_dma13;
1080 output [31:0] page0_reloc_dma13;
1081 output page0_valid_dma13;
1082 output [31:0] page1_mask_dma13;
1083 output [31:0] page1_value_dma13;
1084 output [31:0] page1_reloc_dma13;
1085 output page1_valid_dma13;
1086 output [19:0] dmc_txc_dma13_page_handle;
1087
1088 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma13_len;
1089 output [37:0] tx_rng_cfg_dma13_staddr;
1090 output [`PTR_WIDTH :0] tx_rng_tail_dma13 ;
1091 output tx_dma_cfg_dma13_rst;
1092 output tx_dma_cfg_dma13_stall;
1093 output [37:0] tx_dma_cfg_dma13_mbaddr ;
1094 output tx_cfg_dma13_enable_mb; // to mailbox
1095 output tx_cfg_dma13_mk; // to mailbox
1096 output tx_cfg_dma13_mmk; // to mailbox
1097 output [63:0] tx_cs_dma13; // to mailbox
1098 output [63:0] tx_dma13_pre_st; // to mailbox
1099 output [63:0] tx_dma13_rng_err_logh; // to mailbox
1100 output [63:0] tx_dma13_rng_err_logl; // to mailbox
1101
1102 input set_pref_buf_par_err_dma13;
1103 input set_pkt_part_err_dma13;
1104 input [43:0] pkt_part_error_address_dma13;
1105 input set_conf_part_error_dma13;
1106 input set_tx_ring_oflow_dma13;
1107
1108
1109 input tx_dma_cfg_dma13_stop_state;
1110 output tx_dma_cfg_dma13_stop;
1111 output [1:0] dmc_txc_dma13_func_num;
1112 input set_cfg_dma13_mk;
1113 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA13;
1114
1115
1116
1117 // DMA14 Signals
1118 input [`PTR_WIDTH :0] tx_rng_head_dma14 ;
1119 input dma14_clear_reset;
1120 input set_cfg_dma14_mmk; // from mailbox
1121 input clear_cfg_dma14_mb; // from mailbox
1122
1123
1124 output [31:0] page0_mask_dma14;
1125 output [31:0] page0_value_dma14;
1126 output [31:0] page0_reloc_dma14;
1127 output page0_valid_dma14;
1128 output [31:0] page1_mask_dma14;
1129 output [31:0] page1_value_dma14;
1130 output [31:0] page1_reloc_dma14;
1131 output page1_valid_dma14;
1132 output [19:0] dmc_txc_dma14_page_handle;
1133
1134 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma14_len;
1135 output [37:0] tx_rng_cfg_dma14_staddr;
1136 output [`PTR_WIDTH :0] tx_rng_tail_dma14 ;
1137 output tx_dma_cfg_dma14_rst;
1138 output tx_dma_cfg_dma14_stall;
1139 output [37:0] tx_dma_cfg_dma14_mbaddr ;
1140 output tx_cfg_dma14_enable_mb; // to mailbox
1141 output tx_cfg_dma14_mk; // to mailbox
1142 output tx_cfg_dma14_mmk; // to mailbox
1143 output [63:0] tx_cs_dma14; // to mailbox
1144 output [63:0] tx_dma14_pre_st; // to mailbox
1145 output [63:0] tx_dma14_rng_err_logh; // to mailbox
1146 output [63:0] tx_dma14_rng_err_logl; // to mailbox
1147
1148 input set_pref_buf_par_err_dma14;
1149 input set_pkt_part_err_dma14;
1150 input [43:0] pkt_part_error_address_dma14;
1151 input set_conf_part_error_dma14;
1152 input set_tx_ring_oflow_dma14;
1153
1154
1155 input tx_dma_cfg_dma14_stop_state;
1156 output tx_dma_cfg_dma14_stop;
1157 output [1:0] dmc_txc_dma14_func_num;
1158 input set_cfg_dma14_mk;
1159 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA14;
1160
1161
1162
1163 // DMA15 Signals
1164 input [`PTR_WIDTH :0] tx_rng_head_dma15 ;
1165 input dma15_clear_reset;
1166 input set_cfg_dma15_mmk; // from mailbox
1167 input clear_cfg_dma15_mb; // from mailbox
1168
1169
1170 output [31:0] page0_mask_dma15;
1171 output [31:0] page0_value_dma15;
1172 output [31:0] page0_reloc_dma15;
1173 output page0_valid_dma15;
1174 output [31:0] page1_mask_dma15;
1175 output [31:0] page1_value_dma15;
1176 output [31:0] page1_reloc_dma15;
1177 output page1_valid_dma15;
1178 output [19:0] dmc_txc_dma15_page_handle;
1179
1180 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma15_len;
1181 output [37:0] tx_rng_cfg_dma15_staddr;
1182 output [`PTR_WIDTH :0] tx_rng_tail_dma15 ;
1183 output tx_dma_cfg_dma15_rst;
1184 output tx_dma_cfg_dma15_stall;
1185 output [37:0] tx_dma_cfg_dma15_mbaddr ;
1186 output tx_cfg_dma15_enable_mb; // to mailbox
1187 output tx_cfg_dma15_mk; // to mailbox
1188 output tx_cfg_dma15_mmk; // to mailbox
1189 output [63:0] tx_cs_dma15; // to mailbox
1190 output [63:0] tx_dma15_pre_st; // to mailbox
1191 output [63:0] tx_dma15_rng_err_logh; // to mailbox
1192 output [63:0] tx_dma15_rng_err_logl; // to mailbox
1193
1194 input set_pref_buf_par_err_dma15;
1195 input set_pkt_part_err_dma15;
1196 input [43:0] pkt_part_error_address_dma15;
1197 input set_conf_part_error_dma15;
1198 input set_tx_ring_oflow_dma15;
1199
1200
1201 input tx_dma_cfg_dma15_stop_state;
1202 output tx_dma_cfg_dma15_stop;
1203 output [1:0] dmc_txc_dma15_func_num;
1204 input set_cfg_dma15_mk;
1205 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA15;
1206
1207
1208
1209`ifdef NEPTUNE
1210
1211 // DMA16 Signals
1212 input [`PTR_WIDTH :0] tx_rng_head_dma16 ;
1213 input dma16_clear_reset;
1214 input set_cfg_dma16_mmk; // from mailbox
1215 input clear_cfg_dma16_mb; // from mailbox
1216
1217
1218 output [31:0] page0_mask_dma16;
1219 output [31:0] page0_value_dma16;
1220 output [31:0] page0_reloc_dma16;
1221 output page0_valid_dma16;
1222 output [31:0] page1_mask_dma16;
1223 output [31:0] page1_value_dma16;
1224 output [31:0] page1_reloc_dma16;
1225 output page1_valid_dma16;
1226 output [19:0] dmc_txc_dma16_page_handle;
1227
1228 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma16_len;
1229 output [37:0] tx_rng_cfg_dma16_staddr;
1230 output [`PTR_WIDTH :0] tx_rng_tail_dma16 ;
1231 output tx_dma_cfg_dma16_rst;
1232 output tx_dma_cfg_dma16_stall;
1233 output [37:0] tx_dma_cfg_dma16_mbaddr ;
1234 output tx_cfg_dma16_enable_mb; // to mailbox
1235 output tx_cfg_dma16_mk; // to mailbox
1236 output tx_cfg_dma16_mmk; // to mailbox
1237 output [63:0] tx_cs_dma16; // to mailbox
1238 output [63:0] tx_dma16_pre_st; // to mailbox
1239 output [63:0] tx_dma16_rng_err_logh; // to mailbox
1240 output [63:0] tx_dma16_rng_err_logl; // to mailbox
1241
1242 input set_pref_buf_par_err_dma16;
1243 input set_pkt_part_err_dma16;
1244 input [43:0] pkt_part_error_address_dma16;
1245 input set_conf_part_error_dma16;
1246 input set_tx_ring_oflow_dma16;
1247
1248
1249 input tx_dma_cfg_dma16_stop_state;
1250 output tx_dma_cfg_dma16_stop;
1251 output [1:0] dmc_txc_dma16_func_num;
1252 input set_cfg_dma16_mk;
1253 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA16;
1254
1255
1256
1257 // DMA17 Signals
1258 input [`PTR_WIDTH :0] tx_rng_head_dma17 ;
1259 input dma17_clear_reset;
1260 input set_cfg_dma17_mmk; // from mailbox
1261 input clear_cfg_dma17_mb; // from mailbox
1262
1263
1264 output [31:0] page0_mask_dma17;
1265 output [31:0] page0_value_dma17;
1266 output [31:0] page0_reloc_dma17;
1267 output page0_valid_dma17;
1268 output [31:0] page1_mask_dma17;
1269 output [31:0] page1_value_dma17;
1270 output [31:0] page1_reloc_dma17;
1271 output page1_valid_dma17;
1272 output [19:0] dmc_txc_dma17_page_handle;
1273
1274 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma17_len;
1275 output [37:0] tx_rng_cfg_dma17_staddr;
1276 output [`PTR_WIDTH :0] tx_rng_tail_dma17 ;
1277 output tx_dma_cfg_dma17_rst;
1278 output tx_dma_cfg_dma17_stall;
1279 output [37:0] tx_dma_cfg_dma17_mbaddr ;
1280 output tx_cfg_dma17_enable_mb; // to mailbox
1281 output tx_cfg_dma17_mk; // to mailbox
1282 output tx_cfg_dma17_mmk; // to mailbox
1283 output [63:0] tx_cs_dma17; // to mailbox
1284 output [63:0] tx_dma17_pre_st; // to mailbox
1285 output [63:0] tx_dma17_rng_err_logh; // to mailbox
1286 output [63:0] tx_dma17_rng_err_logl; // to mailbox
1287
1288 input set_pref_buf_par_err_dma17;
1289 input set_pkt_part_err_dma17;
1290 input [43:0] pkt_part_error_address_dma17;
1291 input set_conf_part_error_dma17;
1292 input set_tx_ring_oflow_dma17;
1293
1294
1295 input tx_dma_cfg_dma17_stop_state;
1296 output tx_dma_cfg_dma17_stop;
1297 output [1:0] dmc_txc_dma17_func_num;
1298 input set_cfg_dma17_mk;
1299 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA17;
1300
1301
1302
1303 // DMA18 Signals
1304 input [`PTR_WIDTH :0] tx_rng_head_dma18 ;
1305 input dma18_clear_reset;
1306 input set_cfg_dma18_mmk; // from mailbox
1307 input clear_cfg_dma18_mb; // from mailbox
1308
1309
1310 output [31:0] page0_mask_dma18;
1311 output [31:0] page0_value_dma18;
1312 output [31:0] page0_reloc_dma18;
1313 output page0_valid_dma18;
1314 output [31:0] page1_mask_dma18;
1315 output [31:0] page1_value_dma18;
1316 output [31:0] page1_reloc_dma18;
1317 output page1_valid_dma18;
1318 output [19:0] dmc_txc_dma18_page_handle;
1319
1320 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma18_len;
1321 output [37:0] tx_rng_cfg_dma18_staddr;
1322 output [`PTR_WIDTH :0] tx_rng_tail_dma18 ;
1323 output tx_dma_cfg_dma18_rst;
1324 output tx_dma_cfg_dma18_stall;
1325 output [37:0] tx_dma_cfg_dma18_mbaddr ;
1326 output tx_cfg_dma18_enable_mb; // to mailbox
1327 output tx_cfg_dma18_mk; // to mailbox
1328 output tx_cfg_dma18_mmk; // to mailbox
1329 output [63:0] tx_cs_dma18; // to mailbox
1330 output [63:0] tx_dma18_pre_st; // to mailbox
1331 output [63:0] tx_dma18_rng_err_logh; // to mailbox
1332 output [63:0] tx_dma18_rng_err_logl; // to mailbox
1333
1334 input set_pref_buf_par_err_dma18;
1335 input set_pkt_part_err_dma18;
1336 input [43:0] pkt_part_error_address_dma18;
1337 input set_conf_part_error_dma18;
1338 input set_tx_ring_oflow_dma18;
1339
1340
1341 input tx_dma_cfg_dma18_stop_state;
1342 output tx_dma_cfg_dma18_stop;
1343 output [1:0] dmc_txc_dma18_func_num;
1344 input set_cfg_dma18_mk;
1345 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA18;
1346
1347
1348
1349 // DMA19 Signals
1350 input [`PTR_WIDTH :0] tx_rng_head_dma19 ;
1351 input dma19_clear_reset;
1352 input set_cfg_dma19_mmk; // from mailbox
1353 input clear_cfg_dma19_mb; // from mailbox
1354
1355
1356 output [31:0] page0_mask_dma19;
1357 output [31:0] page0_value_dma19;
1358 output [31:0] page0_reloc_dma19;
1359 output page0_valid_dma19;
1360 output [31:0] page1_mask_dma19;
1361 output [31:0] page1_value_dma19;
1362 output [31:0] page1_reloc_dma19;
1363 output page1_valid_dma19;
1364 output [19:0] dmc_txc_dma19_page_handle;
1365
1366 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma19_len;
1367 output [37:0] tx_rng_cfg_dma19_staddr;
1368 output [`PTR_WIDTH :0] tx_rng_tail_dma19 ;
1369 output tx_dma_cfg_dma19_rst;
1370 output tx_dma_cfg_dma19_stall;
1371 output [37:0] tx_dma_cfg_dma19_mbaddr ;
1372 output tx_cfg_dma19_enable_mb; // to mailbox
1373 output tx_cfg_dma19_mk; // to mailbox
1374 output tx_cfg_dma19_mmk; // to mailbox
1375 output [63:0] tx_cs_dma19; // to mailbox
1376 output [63:0] tx_dma19_pre_st; // to mailbox
1377 output [63:0] tx_dma19_rng_err_logh; // to mailbox
1378 output [63:0] tx_dma19_rng_err_logl; // to mailbox
1379
1380 input set_pref_buf_par_err_dma19;
1381 input set_pkt_part_err_dma19;
1382 input [43:0] pkt_part_error_address_dma19;
1383 input set_conf_part_error_dma19;
1384 input set_tx_ring_oflow_dma19;
1385
1386
1387 input tx_dma_cfg_dma19_stop_state;
1388 output tx_dma_cfg_dma19_stop;
1389 output [1:0] dmc_txc_dma19_func_num;
1390 input set_cfg_dma19_mk;
1391 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA19;
1392
1393
1394
1395 // DMA20 Signals
1396 input [`PTR_WIDTH :0] tx_rng_head_dma20 ;
1397 input dma20_clear_reset;
1398 input set_cfg_dma20_mmk; // from mailbox
1399 input clear_cfg_dma20_mb; // from mailbox
1400
1401
1402 output [31:0] page0_mask_dma20;
1403 output [31:0] page0_value_dma20;
1404 output [31:0] page0_reloc_dma20;
1405 output page0_valid_dma20;
1406 output [31:0] page1_mask_dma20;
1407 output [31:0] page1_value_dma20;
1408 output [31:0] page1_reloc_dma20;
1409 output page1_valid_dma20;
1410 output [19:0] dmc_txc_dma20_page_handle;
1411
1412 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma20_len;
1413 output [37:0] tx_rng_cfg_dma20_staddr;
1414 output [`PTR_WIDTH :0] tx_rng_tail_dma20 ;
1415 output tx_dma_cfg_dma20_rst;
1416 output tx_dma_cfg_dma20_stall;
1417 output [37:0] tx_dma_cfg_dma20_mbaddr ;
1418 output tx_cfg_dma20_enable_mb; // to mailbox
1419 output tx_cfg_dma20_mk; // to mailbox
1420 output tx_cfg_dma20_mmk; // to mailbox
1421 output [63:0] tx_cs_dma20; // to mailbox
1422 output [63:0] tx_dma20_pre_st; // to mailbox
1423 output [63:0] tx_dma20_rng_err_logh; // to mailbox
1424 output [63:0] tx_dma20_rng_err_logl; // to mailbox
1425
1426 input set_pref_buf_par_err_dma20;
1427 input set_pkt_part_err_dma20;
1428 input [43:0] pkt_part_error_address_dma20;
1429 input set_conf_part_error_dma20;
1430 input set_tx_ring_oflow_dma20;
1431
1432
1433 input tx_dma_cfg_dma20_stop_state;
1434 output tx_dma_cfg_dma20_stop;
1435 output [1:0] dmc_txc_dma20_func_num;
1436 input set_cfg_dma20_mk;
1437 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA20;
1438
1439
1440
1441 // DMA21 Signals
1442 input [`PTR_WIDTH :0] tx_rng_head_dma21 ;
1443 input dma21_clear_reset;
1444 input set_cfg_dma21_mmk; // from mailbox
1445 input clear_cfg_dma21_mb; // from mailbox
1446
1447
1448 output [31:0] page0_mask_dma21;
1449 output [31:0] page0_value_dma21;
1450 output [31:0] page0_reloc_dma21;
1451 output page0_valid_dma21;
1452 output [31:0] page1_mask_dma21;
1453 output [31:0] page1_value_dma21;
1454 output [31:0] page1_reloc_dma21;
1455 output page1_valid_dma21;
1456 output [19:0] dmc_txc_dma21_page_handle;
1457
1458 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma21_len;
1459 output [37:0] tx_rng_cfg_dma21_staddr;
1460 output [`PTR_WIDTH :0] tx_rng_tail_dma21 ;
1461 output tx_dma_cfg_dma21_rst;
1462 output tx_dma_cfg_dma21_stall;
1463 output [37:0] tx_dma_cfg_dma21_mbaddr ;
1464 output tx_cfg_dma21_enable_mb; // to mailbox
1465 output tx_cfg_dma21_mk; // to mailbox
1466 output tx_cfg_dma21_mmk; // to mailbox
1467 output [63:0] tx_cs_dma21; // to mailbox
1468 output [63:0] tx_dma21_pre_st; // to mailbox
1469 output [63:0] tx_dma21_rng_err_logh; // to mailbox
1470 output [63:0] tx_dma21_rng_err_logl; // to mailbox
1471
1472 input set_pref_buf_par_err_dma21;
1473 input set_pkt_part_err_dma21;
1474 input [43:0] pkt_part_error_address_dma21;
1475 input set_conf_part_error_dma21;
1476 input set_tx_ring_oflow_dma21;
1477
1478
1479 input tx_dma_cfg_dma21_stop_state;
1480 output tx_dma_cfg_dma21_stop;
1481 output [1:0] dmc_txc_dma21_func_num;
1482 input set_cfg_dma21_mk;
1483 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA21;
1484
1485
1486
1487 // DMA22 Signals
1488 input [`PTR_WIDTH :0] tx_rng_head_dma22 ;
1489 input dma22_clear_reset;
1490 input set_cfg_dma22_mmk; // from mailbox
1491 input clear_cfg_dma22_mb; // from mailbox
1492
1493
1494 output [31:0] page0_mask_dma22;
1495 output [31:0] page0_value_dma22;
1496 output [31:0] page0_reloc_dma22;
1497 output page0_valid_dma22;
1498 output [31:0] page1_mask_dma22;
1499 output [31:0] page1_value_dma22;
1500 output [31:0] page1_reloc_dma22;
1501 output page1_valid_dma22;
1502 output [19:0] dmc_txc_dma22_page_handle;
1503
1504 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma22_len;
1505 output [37:0] tx_rng_cfg_dma22_staddr;
1506 output [`PTR_WIDTH :0] tx_rng_tail_dma22 ;
1507 output tx_dma_cfg_dma22_rst;
1508 output tx_dma_cfg_dma22_stall;
1509 output [37:0] tx_dma_cfg_dma22_mbaddr ;
1510 output tx_cfg_dma22_enable_mb; // to mailbox
1511 output tx_cfg_dma22_mk; // to mailbox
1512 output tx_cfg_dma22_mmk; // to mailbox
1513 output [63:0] tx_cs_dma22; // to mailbox
1514 output [63:0] tx_dma22_pre_st; // to mailbox
1515 output [63:0] tx_dma22_rng_err_logh; // to mailbox
1516 output [63:0] tx_dma22_rng_err_logl; // to mailbox
1517
1518 input set_pref_buf_par_err_dma22;
1519 input set_pkt_part_err_dma22;
1520 input [43:0] pkt_part_error_address_dma22;
1521 input set_conf_part_error_dma22;
1522 input set_tx_ring_oflow_dma22;
1523
1524
1525 input tx_dma_cfg_dma22_stop_state;
1526 output tx_dma_cfg_dma22_stop;
1527 output [1:0] dmc_txc_dma22_func_num;
1528 input set_cfg_dma22_mk;
1529 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA22;
1530
1531
1532
1533 // DMA23 Signals
1534 input [`PTR_WIDTH :0] tx_rng_head_dma23 ;
1535 input dma23_clear_reset;
1536 input set_cfg_dma23_mmk; // from mailbox
1537 input clear_cfg_dma23_mb; // from mailbox
1538
1539
1540 output [31:0] page0_mask_dma23;
1541 output [31:0] page0_value_dma23;
1542 output [31:0] page0_reloc_dma23;
1543 output page0_valid_dma23;
1544 output [31:0] page1_mask_dma23;
1545 output [31:0] page1_value_dma23;
1546 output [31:0] page1_reloc_dma23;
1547 output page1_valid_dma23;
1548 output [19:0] dmc_txc_dma23_page_handle;
1549
1550 output [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma23_len;
1551 output [37:0] tx_rng_cfg_dma23_staddr;
1552 output [`PTR_WIDTH :0] tx_rng_tail_dma23 ;
1553 output tx_dma_cfg_dma23_rst;
1554 output tx_dma_cfg_dma23_stall;
1555 output [37:0] tx_dma_cfg_dma23_mbaddr ;
1556 output tx_cfg_dma23_enable_mb; // to mailbox
1557 output tx_cfg_dma23_mk; // to mailbox
1558 output tx_cfg_dma23_mmk; // to mailbox
1559 output [63:0] tx_cs_dma23; // to mailbox
1560 output [63:0] tx_dma23_pre_st; // to mailbox
1561 output [63:0] tx_dma23_rng_err_logh; // to mailbox
1562 output [63:0] tx_dma23_rng_err_logl; // to mailbox
1563
1564 input set_pref_buf_par_err_dma23;
1565 input set_pkt_part_err_dma23;
1566 input [43:0] pkt_part_error_address_dma23;
1567 input set_conf_part_error_dma23;
1568 input set_tx_ring_oflow_dma23;
1569
1570
1571 input tx_dma_cfg_dma23_stop_state;
1572 output tx_dma_cfg_dma23_stop;
1573 output [1:0] dmc_txc_dma23_func_num;
1574 input set_cfg_dma23_mk;
1575 input [`PTR_WIDTH - 1:0] ShadowRingCurrentPtr_DMA23;
1576
1577`else // !ifdef NEPTUNE
1578`endif // !ifdef NEPTUNE
1579
1580
1581 input [`NO_OF_DMAS - 1:0] set_mbox_part_error_dma;
1582
1583
1584 input [`NO_OF_DMAS - 1:0] txc_dmc_p0_dma_pkt_size_err; // one-hot encoded
1585 input [`NO_OF_DMAS - 1:0] txc_dmc_dma_nack_pkt_rd;
1586 input [43:0] txc_dmc_nack_pkt_rd_addr;
1587 input [43:0] txc_dmc_p0_pkt_size_err_addr;
1588 input txc_dmc_p0_pkt_size_err; // pulse to indicate error
1589 input txc_dmc_nack_pkt_rd; // pulse to indicate error
1590
1591 input [`NO_OF_DMAS - 1:0] txc_dmc_p1_dma_pkt_size_err; // one-hot encoded
1592 input [43:0] txc_dmc_p1_pkt_size_err_addr;
1593 input txc_dmc_p1_pkt_size_err; // pulse to indicate error
1594
1595 input [`NO_OF_DMAS - 1:0] txc_dmc_p2_dma_pkt_size_err; // one-hot encoded
1596 input [43:0] txc_dmc_p2_pkt_size_err_addr;
1597 input txc_dmc_p2_pkt_size_err; // pulse to indicate error
1598
1599 input [`NO_OF_DMAS - 1:0] txc_dmc_p3_dma_pkt_size_err; // one-hot encoded
1600 input [43:0] txc_dmc_p3_pkt_size_err_addr;
1601 input txc_dmc_p3_pkt_size_err; // pulse to indicate error
1602
1603
1604
1605 input [`NO_OF_DMAS - 1:0] txpref_dma_nack_resp;
1606 input txpref_nack_resp ;
1607 input [43:0] txpref_nack_rd_addr;
1608
1609 input [`NO_OF_DMAS - 1:0] mbox_ack_dma_err_received;
1610 input mbox_err_received;
1611
1612 output [63:0] tdmc_pio_intr;
1613 output [31:0] parity_corrupt_config;
1614 output dmc_txc_tx_addr_md;
1615
1616// txc error signals for dmaerror
1617 output dmc_txc_dma0_error;
1618 output dmc_txc_dma1_error;
1619 output dmc_txc_dma2_error;
1620 output dmc_txc_dma3_error;
1621 output dmc_txc_dma4_error;
1622 output dmc_txc_dma5_error;
1623 output dmc_txc_dma6_error;
1624 output dmc_txc_dma7_error;
1625 output dmc_txc_dma8_error;
1626 output dmc_txc_dma9_error;
1627 output dmc_txc_dma10_error;
1628 output dmc_txc_dma11_error;
1629 output dmc_txc_dma12_error;
1630 output dmc_txc_dma13_error;
1631 output dmc_txc_dma14_error;
1632 output dmc_txc_dma15_error;
1633`ifdef NEPTUNE
1634 output dmc_txc_dma16_error;
1635 output dmc_txc_dma17_error;
1636 output dmc_txc_dma18_error;
1637 output dmc_txc_dma19_error;
1638 output dmc_txc_dma20_error;
1639 output dmc_txc_dma21_error;
1640 output dmc_txc_dma22_error;
1641 output dmc_txc_dma23_error;
1642`else
1643`endif // !`ifdef NEPTUNE
1644
1645
1646// TXC Signals for various counters
1647 input txc_dmc_dma0_mark_bit;
1648 input txc_dmc_dma0_inc_pkt_cnt;
1649 input txc_dmc_dma1_mark_bit;
1650 input txc_dmc_dma1_inc_pkt_cnt;
1651 input txc_dmc_dma2_mark_bit;
1652 input txc_dmc_dma2_inc_pkt_cnt;
1653 input txc_dmc_dma3_mark_bit;
1654 input txc_dmc_dma3_inc_pkt_cnt;
1655 input txc_dmc_dma4_mark_bit;
1656 input txc_dmc_dma4_inc_pkt_cnt;
1657 input txc_dmc_dma5_mark_bit;
1658 input txc_dmc_dma5_inc_pkt_cnt;
1659 input txc_dmc_dma6_mark_bit;
1660 input txc_dmc_dma6_inc_pkt_cnt;
1661 input txc_dmc_dma7_mark_bit;
1662 input txc_dmc_dma7_inc_pkt_cnt;
1663 input txc_dmc_dma8_mark_bit;
1664 input txc_dmc_dma8_inc_pkt_cnt;
1665 input txc_dmc_dma9_mark_bit;
1666 input txc_dmc_dma9_inc_pkt_cnt;
1667 input txc_dmc_dma10_mark_bit;
1668 input txc_dmc_dma10_inc_pkt_cnt;
1669 input txc_dmc_dma11_mark_bit;
1670 input txc_dmc_dma11_inc_pkt_cnt;
1671 input txc_dmc_dma12_mark_bit;
1672 input txc_dmc_dma12_inc_pkt_cnt;
1673 input txc_dmc_dma13_mark_bit;
1674 input txc_dmc_dma13_inc_pkt_cnt;
1675 input txc_dmc_dma14_mark_bit;
1676 input txc_dmc_dma14_inc_pkt_cnt;
1677 input txc_dmc_dma15_mark_bit;
1678 input txc_dmc_dma15_inc_pkt_cnt;
1679`ifdef NEPTUNE
1680 input txc_dmc_dma16_mark_bit;
1681 input txc_dmc_dma16_inc_pkt_cnt;
1682 input txc_dmc_dma17_mark_bit;
1683 input txc_dmc_dma17_inc_pkt_cnt;
1684 input txc_dmc_dma18_mark_bit;
1685 input txc_dmc_dma18_inc_pkt_cnt;
1686 input txc_dmc_dma19_mark_bit;
1687 input txc_dmc_dma19_inc_pkt_cnt;
1688 input txc_dmc_dma20_mark_bit;
1689 input txc_dmc_dma20_inc_pkt_cnt;
1690 input txc_dmc_dma21_mark_bit;
1691 input txc_dmc_dma21_inc_pkt_cnt;
1692 input txc_dmc_dma22_mark_bit;
1693 input txc_dmc_dma22_inc_pkt_cnt;
1694 input txc_dmc_dma23_mark_bit;
1695 input txc_dmc_dma23_inc_pkt_cnt;
1696`else // !`ifdef NEPTUNE
1697`endif // !`ifdef NEPTUNE
1698
1699
1700
1701
1702 wire [5:0] debug_select;
1703 wire [31:0] training_vector;
1704
1705
1706
1707 wire Slave_Read_dma0_3;
1708 wire Slave_Sel_dma0_3;
1709 wire [19:0] Slave_Addr_dma0_3;
1710 wire pio_clients_32b_d_dma0_3;
1711
1712 wire Slave_Read_dma4_7;
1713 wire Slave_Sel_dma4_7;
1714 wire [19:0] Slave_Addr_dma4_7;
1715 wire pio_clients_32b_d_dma4_7;
1716
1717 wire Slave_Read_dma8_11;
1718 wire Slave_Sel_dma8_11;
1719 wire [19:0] Slave_Addr_dma8_11;
1720 wire pio_clients_32b_d_dma8_11;
1721
1722 wire Slave_Read_dma12_15;
1723 wire Slave_Sel_dma12_15;
1724 wire [19:0] Slave_Addr_dma12_15;
1725 wire pio_clients_32b_d_dma12_15;
1726
1727
1728`ifdef NEPTUNE
1729 wire Slave_Read_dma16_19;
1730 wire Slave_Sel_dma16_19;
1731 wire [19:0] Slave_Addr_dma16_19;
1732 wire pio_clients_32b_d_dma16_19;
1733
1734 wire Slave_Read_dma20_23;
1735 wire Slave_Sel_dma20_23;
1736 wire [19:0] Slave_Addr_dma20_23;
1737 wire pio_clients_32b_d_dma20_23;
1738`else
1739`endif
1740
1741
1742 wire [63:0] Slave_DataIn;
1743 wire tdmc_pio_ack; // pio read data ack
1744 wire tdmc_pio_err; // pio read data error
1745 wire [63:0] tdmc_pio_rdata; // pio read data //
1746
1747 /*--------------------------------------------------------------*/
1748 // Wires & Registers
1749 /*--------------------------------------------------------------*/
1750
1751
1752
1753 wire slaveStrobe;
1754
1755 wire write_DMA0_Register;
1756 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma0_len;
1757 wire [37:0] tx_rng_cfg_dma0_staddr;
1758 wire [`PTR_WIDTH :0] tx_rng_tail_dma0 ;
1759 wire tx_dma_cfg_dma0_rst;
1760 wire tx_dma_cfg_dma0_stall;
1761 wire [37:0] tx_dma_cfg_dma0_mbaddr ;
1762
1763 wire write_DMA1_Register;
1764 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma1_len;
1765 wire [37:0] tx_rng_cfg_dma1_staddr;
1766 wire [`PTR_WIDTH :0] tx_rng_tail_dma1 ;
1767 wire tx_dma_cfg_dma1_rst;
1768 wire tx_dma_cfg_dma1_stall;
1769 wire [37:0] tx_dma_cfg_dma1_mbaddr ;
1770
1771
1772
1773
1774
1775 wire write_DMA2_Register;
1776 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma2_len;
1777 wire [37:0] tx_rng_cfg_dma2_staddr;
1778 wire [`PTR_WIDTH :0] tx_rng_tail_dma2 ;
1779 wire tx_dma_cfg_dma2_rst;
1780 wire tx_dma_cfg_dma2_stall;
1781 wire [37:0] tx_dma_cfg_dma2_mbaddr ;
1782
1783
1784
1785
1786
1787 wire write_DMA3_Register;
1788 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma3_len;
1789 wire [37:0] tx_rng_cfg_dma3_staddr;
1790 wire [`PTR_WIDTH :0] tx_rng_tail_dma3 ;
1791 wire tx_dma_cfg_dma3_rst;
1792 wire tx_dma_cfg_dma3_stall;
1793 wire [37:0] tx_dma_cfg_dma3_mbaddr ;
1794
1795
1796
1797
1798
1799 wire write_DMA4_Register;
1800 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma4_len;
1801 wire [37:0] tx_rng_cfg_dma4_staddr;
1802 wire [`PTR_WIDTH :0] tx_rng_tail_dma4 ;
1803 wire tx_dma_cfg_dma4_rst;
1804 wire tx_dma_cfg_dma4_stall;
1805 wire [37:0] tx_dma_cfg_dma4_mbaddr ;
1806
1807
1808
1809
1810
1811 wire write_DMA5_Register;
1812 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma5_len;
1813 wire [37:0] tx_rng_cfg_dma5_staddr;
1814 wire [`PTR_WIDTH :0] tx_rng_tail_dma5 ;
1815 wire tx_dma_cfg_dma5_rst;
1816 wire tx_dma_cfg_dma5_stall;
1817 wire [37:0] tx_dma_cfg_dma5_mbaddr ;
1818
1819
1820
1821
1822
1823 wire write_DMA6_Register;
1824 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma6_len;
1825 wire [37:0] tx_rng_cfg_dma6_staddr;
1826 wire [`PTR_WIDTH :0] tx_rng_tail_dma6 ;
1827 wire tx_dma_cfg_dma6_rst;
1828 wire tx_dma_cfg_dma6_stall;
1829 wire [37:0] tx_dma_cfg_dma6_mbaddr ;
1830
1831
1832
1833
1834
1835 wire write_DMA7_Register;
1836 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma7_len;
1837 wire [37:0] tx_rng_cfg_dma7_staddr;
1838 wire [`PTR_WIDTH :0] tx_rng_tail_dma7 ;
1839 wire tx_dma_cfg_dma7_rst;
1840 wire tx_dma_cfg_dma7_stall;
1841 wire [37:0] tx_dma_cfg_dma7_mbaddr ;
1842
1843
1844
1845
1846
1847 wire write_DMA8_Register;
1848 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma8_len;
1849 wire [37:0] tx_rng_cfg_dma8_staddr;
1850 wire [`PTR_WIDTH :0] tx_rng_tail_dma8 ;
1851 wire tx_dma_cfg_dma8_rst;
1852 wire tx_dma_cfg_dma8_stall;
1853 wire [37:0] tx_dma_cfg_dma8_mbaddr ;
1854
1855
1856
1857
1858
1859 wire write_DMA9_Register;
1860 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma9_len;
1861 wire [37:0] tx_rng_cfg_dma9_staddr;
1862 wire [`PTR_WIDTH :0] tx_rng_tail_dma9 ;
1863 wire tx_dma_cfg_dma9_rst;
1864 wire tx_dma_cfg_dma9_stall;
1865 wire [37:0] tx_dma_cfg_dma9_mbaddr ;
1866
1867
1868
1869
1870
1871 wire write_DMA10_Register;
1872 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma10_len;
1873 wire [37:0] tx_rng_cfg_dma10_staddr;
1874 wire [`PTR_WIDTH :0] tx_rng_tail_dma10 ;
1875 wire tx_dma_cfg_dma10_rst;
1876 wire tx_dma_cfg_dma10_stall;
1877 wire [37:0] tx_dma_cfg_dma10_mbaddr ;
1878
1879
1880
1881
1882
1883 wire write_DMA11_Register;
1884 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma11_len;
1885 wire [37:0] tx_rng_cfg_dma11_staddr;
1886 wire [`PTR_WIDTH :0] tx_rng_tail_dma11 ;
1887 wire tx_dma_cfg_dma11_rst;
1888 wire tx_dma_cfg_dma11_stall;
1889 wire [37:0] tx_dma_cfg_dma11_mbaddr ;
1890
1891
1892
1893
1894
1895 wire write_DMA12_Register;
1896 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma12_len;
1897 wire [37:0] tx_rng_cfg_dma12_staddr;
1898 wire [`PTR_WIDTH :0] tx_rng_tail_dma12 ;
1899 wire tx_dma_cfg_dma12_rst;
1900 wire tx_dma_cfg_dma12_stall;
1901 wire [37:0] tx_dma_cfg_dma12_mbaddr ;
1902
1903
1904
1905
1906
1907 wire write_DMA13_Register;
1908 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma13_len;
1909 wire [37:0] tx_rng_cfg_dma13_staddr;
1910 wire [`PTR_WIDTH :0] tx_rng_tail_dma13 ;
1911 wire tx_dma_cfg_dma13_rst;
1912 wire tx_dma_cfg_dma13_stall;
1913 wire [37:0] tx_dma_cfg_dma13_mbaddr ;
1914
1915
1916
1917
1918
1919 wire write_DMA14_Register;
1920 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma14_len;
1921 wire [37:0] tx_rng_cfg_dma14_staddr;
1922 wire [`PTR_WIDTH :0] tx_rng_tail_dma14 ;
1923 wire tx_dma_cfg_dma14_rst;
1924 wire tx_dma_cfg_dma14_stall;
1925 wire [37:0] tx_dma_cfg_dma14_mbaddr ;
1926
1927
1928
1929
1930
1931 wire write_DMA15_Register;
1932 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma15_len;
1933 wire [37:0] tx_rng_cfg_dma15_staddr;
1934 wire [`PTR_WIDTH :0] tx_rng_tail_dma15 ;
1935 wire tx_dma_cfg_dma15_rst;
1936 wire tx_dma_cfg_dma15_stall;
1937 wire [37:0] tx_dma_cfg_dma15_mbaddr ;
1938
1939
1940
1941
1942
1943`ifdef NEPTUNE
1944
1945 wire write_DMA16_Register;
1946 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma16_len;
1947 wire [37:0] tx_rng_cfg_dma16_staddr;
1948 wire [`PTR_WIDTH :0] tx_rng_tail_dma16 ;
1949 wire tx_dma_cfg_dma16_rst;
1950 wire tx_dma_cfg_dma16_stall;
1951 wire [37:0] tx_dma_cfg_dma16_mbaddr ;
1952
1953
1954
1955
1956
1957 wire write_DMA17_Register;
1958 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma17_len;
1959 wire [37:0] tx_rng_cfg_dma17_staddr;
1960 wire [`PTR_WIDTH :0] tx_rng_tail_dma17 ;
1961 wire tx_dma_cfg_dma17_rst;
1962 wire tx_dma_cfg_dma17_stall;
1963 wire [37:0] tx_dma_cfg_dma17_mbaddr ;
1964
1965
1966
1967
1968
1969 wire write_DMA18_Register;
1970 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma18_len;
1971 wire [37:0] tx_rng_cfg_dma18_staddr;
1972 wire [`PTR_WIDTH :0] tx_rng_tail_dma18 ;
1973 wire tx_dma_cfg_dma18_rst;
1974 wire tx_dma_cfg_dma18_stall;
1975 wire [37:0] tx_dma_cfg_dma18_mbaddr ;
1976
1977
1978
1979
1980
1981 wire write_DMA19_Register;
1982 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma19_len;
1983 wire [37:0] tx_rng_cfg_dma19_staddr;
1984 wire [`PTR_WIDTH :0] tx_rng_tail_dma19 ;
1985 wire tx_dma_cfg_dma19_rst;
1986 wire tx_dma_cfg_dma19_stall;
1987 wire [37:0] tx_dma_cfg_dma19_mbaddr ;
1988
1989
1990
1991
1992
1993 wire write_DMA20_Register;
1994 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma20_len;
1995 wire [37:0] tx_rng_cfg_dma20_staddr;
1996 wire [`PTR_WIDTH :0] tx_rng_tail_dma20 ;
1997 wire tx_dma_cfg_dma20_rst;
1998 wire tx_dma_cfg_dma20_stall;
1999 wire [37:0] tx_dma_cfg_dma20_mbaddr ;
2000
2001
2002
2003
2004
2005 wire write_DMA21_Register;
2006 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma21_len;
2007 wire [37:0] tx_rng_cfg_dma21_staddr;
2008 wire [`PTR_WIDTH :0] tx_rng_tail_dma21 ;
2009 wire tx_dma_cfg_dma21_rst;
2010 wire tx_dma_cfg_dma21_stall;
2011 wire [37:0] tx_dma_cfg_dma21_mbaddr ;
2012
2013
2014
2015
2016
2017 wire write_DMA22_Register;
2018 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma22_len;
2019 wire [37:0] tx_rng_cfg_dma22_staddr;
2020 wire [`PTR_WIDTH :0] tx_rng_tail_dma22 ;
2021 wire tx_dma_cfg_dma22_rst;
2022 wire tx_dma_cfg_dma22_stall;
2023 wire [37:0] tx_dma_cfg_dma22_mbaddr ;
2024
2025
2026
2027
2028
2029 wire write_DMA23_Register;
2030 wire [`RNG_LENGTH_WIDTH -1 :0] tx_rng_cfg_dma23_len;
2031 wire [37:0] tx_rng_cfg_dma23_staddr;
2032 wire [`PTR_WIDTH :0] tx_rng_tail_dma23 ;
2033 wire tx_dma_cfg_dma23_rst;
2034 wire tx_dma_cfg_dma23_stall;
2035 wire [37:0] tx_dma_cfg_dma23_mbaddr ;
2036
2037
2038`else // !ifdef NEPTUNE
2039`endif // !ifdef NEPTUNE
2040
2041
2042
2043
2044
2045 // fzc registers
2046
2047
2048 wire [31:0] page0_mask_dma0;
2049 wire [31:0] page0_value_dma0;
2050 wire [31:0] page0_reloc_dma0;
2051 wire page0_valid_dma0;
2052 wire [31:0] page1_mask_dma0;
2053 wire [31:0] page1_value_dma0;
2054 wire [31:0] page1_reloc_dma0;
2055 wire page1_valid_dma0;
2056 wire [19:0] dmc_txc_dma0_page_handle;
2057 wire [31:0] page0_mask_dma1;
2058 wire [31:0] page0_value_dma1;
2059 wire [31:0] page0_reloc_dma1;
2060 wire page0_valid_dma1;
2061 wire [31:0] page1_mask_dma1;
2062 wire [31:0] page1_value_dma1;
2063 wire [31:0] page1_reloc_dma1;
2064 wire page1_valid_dma1;
2065 wire [19:0] dmc_txc_dma1_page_handle;
2066 wire [31:0] page0_mask_dma2;
2067 wire [31:0] page0_value_dma2;
2068 wire [31:0] page0_reloc_dma2;
2069 wire page0_valid_dma2;
2070 wire [31:0] page1_mask_dma2;
2071 wire [31:0] page1_value_dma2;
2072 wire [31:0] page1_reloc_dma2;
2073 wire page1_valid_dma2;
2074 wire [19:0] dmc_txc_dma2_page_handle;
2075 wire [31:0] page0_mask_dma3;
2076 wire [31:0] page0_value_dma3;
2077 wire [31:0] page0_reloc_dma3;
2078 wire page0_valid_dma3;
2079 wire [31:0] page1_mask_dma3;
2080 wire [31:0] page1_value_dma3;
2081 wire [31:0] page1_reloc_dma3;
2082 wire page1_valid_dma3;
2083 wire [19:0] dmc_txc_dma3_page_handle;
2084 wire [31:0] page0_mask_dma4;
2085 wire [31:0] page0_value_dma4;
2086 wire [31:0] page0_reloc_dma4;
2087 wire page0_valid_dma4;
2088 wire [31:0] page1_mask_dma4;
2089 wire [31:0] page1_value_dma4;
2090 wire [31:0] page1_reloc_dma4;
2091 wire page1_valid_dma4;
2092 wire [19:0] dmc_txc_dma4_page_handle;
2093 wire [31:0] page0_mask_dma5;
2094 wire [31:0] page0_value_dma5;
2095 wire [31:0] page0_reloc_dma5;
2096 wire page0_valid_dma5;
2097 wire [31:0] page1_mask_dma5;
2098 wire [31:0] page1_value_dma5;
2099 wire [31:0] page1_reloc_dma5;
2100 wire page1_valid_dma5;
2101 wire [19:0] dmc_txc_dma5_page_handle;
2102 wire [31:0] page0_mask_dma6;
2103 wire [31:0] page0_value_dma6;
2104 wire [31:0] page0_reloc_dma6;
2105 wire page0_valid_dma6;
2106 wire [31:0] page1_mask_dma6;
2107 wire [31:0] page1_value_dma6;
2108 wire [31:0] page1_reloc_dma6;
2109 wire page1_valid_dma6;
2110 wire [19:0] dmc_txc_dma6_page_handle;
2111 wire [31:0] page0_mask_dma7;
2112 wire [31:0] page0_value_dma7;
2113 wire [31:0] page0_reloc_dma7;
2114 wire page0_valid_dma7;
2115 wire [31:0] page1_mask_dma7;
2116 wire [31:0] page1_value_dma7;
2117 wire [31:0] page1_reloc_dma7;
2118 wire page1_valid_dma7;
2119 wire [19:0] dmc_txc_dma7_page_handle;
2120 wire [31:0] page0_mask_dma8;
2121 wire [31:0] page0_value_dma8;
2122 wire [31:0] page0_reloc_dma8;
2123 wire page0_valid_dma8;
2124 wire [31:0] page1_mask_dma8;
2125 wire [31:0] page1_value_dma8;
2126 wire [31:0] page1_reloc_dma8;
2127 wire page1_valid_dma8;
2128 wire [19:0] dmc_txc_dma8_page_handle;
2129 wire [31:0] page0_mask_dma9;
2130 wire [31:0] page0_value_dma9;
2131 wire [31:0] page0_reloc_dma9;
2132 wire page0_valid_dma9;
2133 wire [31:0] page1_mask_dma9;
2134 wire [31:0] page1_value_dma9;
2135 wire [31:0] page1_reloc_dma9;
2136 wire page1_valid_dma9;
2137 wire [19:0] dmc_txc_dma9_page_handle;
2138 wire [31:0] page0_mask_dma10;
2139 wire [31:0] page0_value_dma10;
2140 wire [31:0] page0_reloc_dma10;
2141 wire page0_valid_dma10;
2142 wire [31:0] page1_mask_dma10;
2143 wire [31:0] page1_value_dma10;
2144 wire [31:0] page1_reloc_dma10;
2145 wire page1_valid_dma10;
2146 wire [19:0] dmc_txc_dma10_page_handle;
2147 wire [31:0] page0_mask_dma11;
2148 wire [31:0] page0_value_dma11;
2149 wire [31:0] page0_reloc_dma11;
2150 wire page0_valid_dma11;
2151 wire [31:0] page1_mask_dma11;
2152 wire [31:0] page1_value_dma11;
2153 wire [31:0] page1_reloc_dma11;
2154 wire page1_valid_dma11;
2155 wire [19:0] dmc_txc_dma11_page_handle;
2156 wire [31:0] page0_mask_dma12;
2157 wire [31:0] page0_value_dma12;
2158 wire [31:0] page0_reloc_dma12;
2159 wire page0_valid_dma12;
2160 wire [31:0] page1_mask_dma12;
2161 wire [31:0] page1_value_dma12;
2162 wire [31:0] page1_reloc_dma12;
2163 wire page1_valid_dma12;
2164 wire [19:0] dmc_txc_dma12_page_handle;
2165 wire [31:0] page0_mask_dma13;
2166 wire [31:0] page0_value_dma13;
2167 wire [31:0] page0_reloc_dma13;
2168 wire page0_valid_dma13;
2169 wire [31:0] page1_mask_dma13;
2170 wire [31:0] page1_value_dma13;
2171 wire [31:0] page1_reloc_dma13;
2172 wire page1_valid_dma13;
2173 wire [19:0] dmc_txc_dma13_page_handle;
2174 wire [31:0] page0_mask_dma14;
2175 wire [31:0] page0_value_dma14;
2176 wire [31:0] page0_reloc_dma14;
2177 wire page0_valid_dma14;
2178 wire [31:0] page1_mask_dma14;
2179 wire [31:0] page1_value_dma14;
2180 wire [31:0] page1_reloc_dma14;
2181 wire page1_valid_dma14;
2182 wire [19:0] dmc_txc_dma14_page_handle;
2183 wire [31:0] page0_mask_dma15;
2184 wire [31:0] page0_value_dma15;
2185 wire [31:0] page0_reloc_dma15;
2186 wire page0_valid_dma15;
2187 wire [31:0] page1_mask_dma15;
2188 wire [31:0] page1_value_dma15;
2189 wire [31:0] page1_reloc_dma15;
2190 wire page1_valid_dma15;
2191 wire [19:0] dmc_txc_dma15_page_handle;
2192`ifdef NEPTUNE
2193
2194 wire [31:0] page0_mask_dma16;
2195 wire [31:0] page0_value_dma16;
2196 wire [31:0] page0_reloc_dma16;
2197 wire page0_valid_dma16;
2198 wire [31:0] page1_mask_dma16;
2199 wire [31:0] page1_value_dma16;
2200 wire [31:0] page1_reloc_dma16;
2201 wire page1_valid_dma16;
2202 wire [19:0] dmc_txc_dma16_page_handle;
2203 wire [31:0] page0_mask_dma17;
2204 wire [31:0] page0_value_dma17;
2205 wire [31:0] page0_reloc_dma17;
2206 wire page0_valid_dma17;
2207 wire [31:0] page1_mask_dma17;
2208 wire [31:0] page1_value_dma17;
2209 wire [31:0] page1_reloc_dma17;
2210 wire page1_valid_dma17;
2211 wire [19:0] dmc_txc_dma17_page_handle;
2212 wire [31:0] page0_mask_dma18;
2213 wire [31:0] page0_value_dma18;
2214 wire [31:0] page0_reloc_dma18;
2215 wire page0_valid_dma18;
2216 wire [31:0] page1_mask_dma18;
2217 wire [31:0] page1_value_dma18;
2218 wire [31:0] page1_reloc_dma18;
2219 wire page1_valid_dma18;
2220 wire [19:0] dmc_txc_dma18_page_handle;
2221 wire [31:0] page0_mask_dma19;
2222 wire [31:0] page0_value_dma19;
2223 wire [31:0] page0_reloc_dma19;
2224 wire page0_valid_dma19;
2225 wire [31:0] page1_mask_dma19;
2226 wire [31:0] page1_value_dma19;
2227 wire [31:0] page1_reloc_dma19;
2228 wire page1_valid_dma19;
2229 wire [19:0] dmc_txc_dma19_page_handle;
2230 wire [31:0] page0_mask_dma20;
2231 wire [31:0] page0_value_dma20;
2232 wire [31:0] page0_reloc_dma20;
2233 wire page0_valid_dma20;
2234 wire [31:0] page1_mask_dma20;
2235 wire [31:0] page1_value_dma20;
2236 wire [31:0] page1_reloc_dma20;
2237 wire page1_valid_dma20;
2238 wire [19:0] dmc_txc_dma20_page_handle;
2239 wire [31:0] page0_mask_dma21;
2240 wire [31:0] page0_value_dma21;
2241 wire [31:0] page0_reloc_dma21;
2242 wire page0_valid_dma21;
2243 wire [31:0] page1_mask_dma21;
2244 wire [31:0] page1_value_dma21;
2245 wire [31:0] page1_reloc_dma21;
2246 wire page1_valid_dma21;
2247 wire [19:0] dmc_txc_dma21_page_handle;
2248 wire [31:0] page0_mask_dma22;
2249 wire [31:0] page0_value_dma22;
2250 wire [31:0] page0_reloc_dma22;
2251 wire page0_valid_dma22;
2252 wire [31:0] page1_mask_dma22;
2253 wire [31:0] page1_value_dma22;
2254 wire [31:0] page1_reloc_dma22;
2255 wire page1_valid_dma22;
2256 wire [19:0] dmc_txc_dma22_page_handle;
2257 wire [31:0] page0_mask_dma23;
2258 wire [31:0] page0_value_dma23;
2259 wire [31:0] page0_reloc_dma23;
2260 wire page0_valid_dma23;
2261 wire [31:0] page1_mask_dma23;
2262 wire [31:0] page1_value_dma23;
2263 wire [31:0] page1_reloc_dma23;
2264 wire page1_valid_dma23;
2265 wire [19:0] dmc_txc_dma23_page_handle;
2266`else // !ifdef NEPTUNE
2267`endif // !ifdef NEPTUNE
2268
2269
2270
2271
2272
2273 wire write_FZC_DMA0_Register ;
2274 wire write_FZC_DMA1_Register ;
2275 wire write_FZC_DMA2_Register ;
2276 wire write_FZC_DMA3_Register ;
2277 wire write_FZC_DMA4_Register ;
2278 wire write_FZC_DMA5_Register ;
2279 wire write_FZC_DMA6_Register ;
2280 wire write_FZC_DMA7_Register ;
2281 wire write_FZC_DMA8_Register ;
2282 wire write_FZC_DMA9_Register ;
2283 wire write_FZC_DMA10_Register ;
2284 wire write_FZC_DMA11_Register ;
2285 wire write_FZC_DMA12_Register ;
2286 wire write_FZC_DMA13_Register ;
2287 wire write_FZC_DMA14_Register ;
2288 wire write_FZC_DMA15_Register ;
2289`ifdef NEPTUNE
2290 wire write_FZC_DMA16_Register ;
2291 wire write_FZC_DMA17_Register ;
2292 wire write_FZC_DMA18_Register ;
2293 wire write_FZC_DMA19_Register ;
2294 wire write_FZC_DMA20_Register ;
2295 wire write_FZC_DMA21_Register ;
2296 wire write_FZC_DMA22_Register ;
2297 wire write_FZC_DMA23_Register ;
2298`else // !ifdef NEPTUNE
2299`endif // !ifdef NEPTUNE
2300
2301
2302
2303
2304 // mailbox related wires
2305
2306 wire [63:0] tx_cs_dma0;
2307 wire [63:0] tx_dma0_pre_st;
2308 wire [63:0] tx_dma0_rng_err_logh;
2309 wire [63:0] tx_dma0_rng_err_logl;
2310 wire [63:0] tx_cs_dma1;
2311 wire [63:0] tx_dma1_pre_st;
2312 wire [63:0] tx_dma1_rng_err_logh;
2313 wire [63:0] tx_dma1_rng_err_logl;
2314 wire [63:0] tx_cs_dma2;
2315 wire [63:0] tx_dma2_pre_st;
2316 wire [63:0] tx_dma2_rng_err_logh;
2317 wire [63:0] tx_dma2_rng_err_logl;
2318 wire [63:0] tx_cs_dma3;
2319 wire [63:0] tx_dma3_pre_st;
2320 wire [63:0] tx_dma3_rng_err_logh;
2321 wire [63:0] tx_dma3_rng_err_logl;
2322 wire [63:0] tx_cs_dma4;
2323 wire [63:0] tx_dma4_pre_st;
2324 wire [63:0] tx_dma4_rng_err_logh;
2325 wire [63:0] tx_dma4_rng_err_logl;
2326 wire [63:0] tx_cs_dma5;
2327 wire [63:0] tx_dma5_pre_st;
2328 wire [63:0] tx_dma5_rng_err_logh;
2329 wire [63:0] tx_dma5_rng_err_logl;
2330 wire [63:0] tx_cs_dma6;
2331 wire [63:0] tx_dma6_pre_st;
2332 wire [63:0] tx_dma6_rng_err_logh;
2333 wire [63:0] tx_dma6_rng_err_logl;
2334 wire [63:0] tx_cs_dma7;
2335 wire [63:0] tx_dma7_pre_st;
2336 wire [63:0] tx_dma7_rng_err_logh;
2337 wire [63:0] tx_dma7_rng_err_logl;
2338 wire [63:0] tx_cs_dma8;
2339 wire [63:0] tx_dma8_pre_st;
2340 wire [63:0] tx_dma8_rng_err_logh;
2341 wire [63:0] tx_dma8_rng_err_logl;
2342 wire [63:0] tx_cs_dma9;
2343 wire [63:0] tx_dma9_pre_st;
2344 wire [63:0] tx_dma9_rng_err_logh;
2345 wire [63:0] tx_dma9_rng_err_logl;
2346 wire [63:0] tx_cs_dma10;
2347 wire [63:0] tx_dma10_pre_st;
2348 wire [63:0] tx_dma10_rng_err_logh;
2349 wire [63:0] tx_dma10_rng_err_logl;
2350 wire [63:0] tx_cs_dma11;
2351 wire [63:0] tx_dma11_pre_st;
2352 wire [63:0] tx_dma11_rng_err_logh;
2353 wire [63:0] tx_dma11_rng_err_logl;
2354 wire [63:0] tx_cs_dma12;
2355 wire [63:0] tx_dma12_pre_st;
2356 wire [63:0] tx_dma12_rng_err_logh;
2357 wire [63:0] tx_dma12_rng_err_logl;
2358 wire [63:0] tx_cs_dma13;
2359 wire [63:0] tx_dma13_pre_st;
2360 wire [63:0] tx_dma13_rng_err_logh;
2361 wire [63:0] tx_dma13_rng_err_logl;
2362 wire [63:0] tx_cs_dma14;
2363 wire [63:0] tx_dma14_pre_st;
2364 wire [63:0] tx_dma14_rng_err_logh;
2365 wire [63:0] tx_dma14_rng_err_logl;
2366 wire [63:0] tx_cs_dma15;
2367 wire [63:0] tx_dma15_pre_st;
2368 wire [63:0] tx_dma15_rng_err_logh;
2369 wire [63:0] tx_dma15_rng_err_logl;
2370`ifdef NEPTUNE
2371
2372 wire [63:0] tx_cs_dma16;
2373 wire [63:0] tx_dma16_pre_st;
2374 wire [63:0] tx_dma16_rng_err_logh;
2375 wire [63:0] tx_dma16_rng_err_logl;
2376 wire [63:0] tx_cs_dma17;
2377 wire [63:0] tx_dma17_pre_st;
2378 wire [63:0] tx_dma17_rng_err_logh;
2379 wire [63:0] tx_dma17_rng_err_logl;
2380 wire [63:0] tx_cs_dma18;
2381 wire [63:0] tx_dma18_pre_st;
2382 wire [63:0] tx_dma18_rng_err_logh;
2383 wire [63:0] tx_dma18_rng_err_logl;
2384 wire [63:0] tx_cs_dma19;
2385 wire [63:0] tx_dma19_pre_st;
2386 wire [63:0] tx_dma19_rng_err_logh;
2387 wire [63:0] tx_dma19_rng_err_logl;
2388 wire [63:0] tx_cs_dma20;
2389 wire [63:0] tx_dma20_pre_st;
2390 wire [63:0] tx_dma20_rng_err_logh;
2391 wire [63:0] tx_dma20_rng_err_logl;
2392 wire [63:0] tx_cs_dma21;
2393 wire [63:0] tx_dma21_pre_st;
2394 wire [63:0] tx_dma21_rng_err_logh;
2395 wire [63:0] tx_dma21_rng_err_logl;
2396 wire [63:0] tx_cs_dma22;
2397 wire [63:0] tx_dma22_pre_st;
2398 wire [63:0] tx_dma22_rng_err_logh;
2399 wire [63:0] tx_dma22_rng_err_logl;
2400 wire [63:0] tx_cs_dma23;
2401 wire [63:0] tx_dma23_pre_st;
2402 wire [63:0] tx_dma23_rng_err_logh;
2403 wire [63:0] tx_dma23_rng_err_logl;
2404
2405`else // !ifdef NEPTUNE
2406`endif // !ifdef NEPTUNE
2407
2408
2409
2410
2411 wire tx_cfg_dma0_enable_mb;
2412 wire tx_cfg_dma0_mk;
2413 wire tx_cfg_dma0_mmk;
2414 wire tx_cfg_dma1_enable_mb;
2415 wire tx_cfg_dma1_mk;
2416 wire tx_cfg_dma1_mmk;
2417 wire tx_cfg_dma2_enable_mb;
2418 wire tx_cfg_dma2_mk;
2419 wire tx_cfg_dma2_mmk;
2420 wire tx_cfg_dma3_enable_mb;
2421 wire tx_cfg_dma3_mk;
2422 wire tx_cfg_dma3_mmk;
2423 wire tx_cfg_dma4_enable_mb;
2424 wire tx_cfg_dma4_mk;
2425 wire tx_cfg_dma4_mmk;
2426 wire tx_cfg_dma5_enable_mb;
2427 wire tx_cfg_dma5_mk;
2428 wire tx_cfg_dma5_mmk;
2429 wire tx_cfg_dma6_enable_mb;
2430 wire tx_cfg_dma6_mk;
2431 wire tx_cfg_dma6_mmk;
2432 wire tx_cfg_dma7_enable_mb;
2433 wire tx_cfg_dma7_mk;
2434 wire tx_cfg_dma7_mmk;
2435 wire tx_cfg_dma8_enable_mb;
2436 wire tx_cfg_dma8_mk;
2437 wire tx_cfg_dma8_mmk;
2438 wire tx_cfg_dma9_enable_mb;
2439 wire tx_cfg_dma9_mk;
2440 wire tx_cfg_dma9_mmk;
2441 wire tx_cfg_dma10_enable_mb;
2442 wire tx_cfg_dma10_mk;
2443 wire tx_cfg_dma10_mmk;
2444 wire tx_cfg_dma11_enable_mb;
2445 wire tx_cfg_dma11_mk;
2446 wire tx_cfg_dma11_mmk;
2447 wire tx_cfg_dma12_enable_mb;
2448 wire tx_cfg_dma12_mk;
2449 wire tx_cfg_dma12_mmk;
2450 wire tx_cfg_dma13_enable_mb;
2451 wire tx_cfg_dma13_mk;
2452 wire tx_cfg_dma13_mmk;
2453 wire tx_cfg_dma14_enable_mb;
2454 wire tx_cfg_dma14_mk;
2455 wire tx_cfg_dma14_mmk;
2456 wire tx_cfg_dma15_enable_mb;
2457 wire tx_cfg_dma15_mk;
2458 wire tx_cfg_dma15_mmk;
2459`ifdef NEPTUNE
2460
2461 wire tx_cfg_dma16_enable_mb;
2462 wire tx_cfg_dma16_mk;
2463 wire tx_cfg_dma16_mmk;
2464 wire tx_cfg_dma17_enable_mb;
2465 wire tx_cfg_dma17_mk;
2466 wire tx_cfg_dma17_mmk;
2467 wire tx_cfg_dma18_enable_mb;
2468 wire tx_cfg_dma18_mk;
2469 wire tx_cfg_dma18_mmk;
2470 wire tx_cfg_dma19_enable_mb;
2471 wire tx_cfg_dma19_mk;
2472 wire tx_cfg_dma19_mmk;
2473 wire tx_cfg_dma20_enable_mb;
2474 wire tx_cfg_dma20_mk;
2475 wire tx_cfg_dma20_mmk;
2476 wire tx_cfg_dma21_enable_mb;
2477 wire tx_cfg_dma21_mk;
2478 wire tx_cfg_dma21_mmk;
2479 wire tx_cfg_dma22_enable_mb;
2480 wire tx_cfg_dma22_mk;
2481 wire tx_cfg_dma22_mmk;
2482 wire tx_cfg_dma23_enable_mb;
2483 wire tx_cfg_dma23_mk;
2484 wire tx_cfg_dma23_mmk;
2485
2486`else // !ifdef NEPTUNE
2487`endif // !ifdef NEPTUNE
2488
2489
2490
2491
2492 wire [63:0] dma_0_3_sl_data;
2493 wire [63:0] dma_4_7_sl_data;
2494 wire [63:0] dma_8_11_sl_data;
2495 wire [63:0] dma_12_15_sl_data;
2496 wire read_decode_invalid_dma0_3;
2497 wire read_decode_invalid_dma4_7;
2498 wire read_decode_invalid_dma8_11;
2499 wire read_decode_invalid_dma12_15;
2500`ifdef NEPTUNE
2501
2502 wire [63:0] dma_16_19_sl_data;
2503 wire [63:0] dma_20_23_sl_data;
2504 wire read_decode_invalid_dma16_19;
2505 wire read_decode_invalid_dma20_23;
2506`else // !ifdef NEPTUNE
2507`endif // !ifdef NEPTUNE
2508
2509
2510
2511 wire [7:0] read_DMA_0_3_Regsister;
2512 wire [7:0] read_DMA_4_7_Regsister;
2513 wire [7:0] read_DMA_8_11_Regsister;
2514 wire [7:0] read_DMA_12_15_Regsister;
2515`ifdef NEPTUNE
2516 wire [7:0] read_DMA_16_19_Regsister;
2517 wire [7:0] read_DMA_20_23_Regsister;
2518`else // !ifdef NEPTUNE
2519`endif // !ifdef NEPTUNE
2520
2521
2522
2523 wire [63:0] tdmc_pio_intr;
2524 wire [31:0] parity_corrupt_config;
2525 /*--------------------------------------------------------------*/
2526 // Parameters and Defines
2527 /*--------------------------------------------------------------*/
2528
2529 /*--------------------------------------------------------------*/
2530 // Zero In Checks
2531 /*--------------------------------------------------------------*/
2532
2533
2534
2535 niu_tdmc_piodecodes niu_tdmc_piodecodes(/*AUTOJUNK*/
2536 // Outputs
2537 .debug_select(debug_select[5:0]),
2538 .training_vector(training_vector[31:0]),
2539 .parity_corrupt_config(parity_corrupt_config[31:0]),
2540 .tdmc_pio_ack(tdmc_pio_ack),
2541 .tdmc_pio_err(tdmc_pio_err),
2542 .tdmc_pio_rdata(tdmc_pio_rdata[63:0]),
2543
2544 .Slave_Read_dma0_3(Slave_Read_dma0_3),
2545 .Slave_Sel_dma0_3(Slave_Sel_dma0_3),
2546 .Slave_Addr_dma0_3(Slave_Addr_dma0_3[19:0]),
2547 .pio_clients_32b_d_dma0_3(pio_clients_32b_d_dma0_3),
2548
2549 .Slave_Read_dma4_7(Slave_Read_dma4_7),
2550 .Slave_Sel_dma4_7(Slave_Sel_dma4_7),
2551 .Slave_Addr_dma4_7(Slave_Addr_dma4_7[19:0]),
2552 .pio_clients_32b_d_dma4_7(pio_clients_32b_d_dma4_7),
2553
2554
2555 .Slave_Read_dma8_11(Slave_Read_dma8_11),
2556 .Slave_Sel_dma8_11(Slave_Sel_dma8_11),
2557 .Slave_Addr_dma8_11(Slave_Addr_dma8_11[19:0]),
2558 .pio_clients_32b_d_dma8_11(pio_clients_32b_d_dma8_11),
2559
2560
2561 .Slave_Read_dma12_15(Slave_Read_dma12_15),
2562 .Slave_Sel_dma12_15(Slave_Sel_dma12_15),
2563 .Slave_Addr_dma12_15(Slave_Addr_dma12_15[19:0]),
2564 .pio_clients_32b_d_dma12_15(pio_clients_32b_d_dma12_15),
2565
2566 .Slave_DataIn(Slave_DataIn[63:0]),
2567 .slaveStrobe(slaveStrobe),
2568 .write_DMA0_Register(write_DMA0_Register),
2569 .write_DMA1_Register(write_DMA1_Register),
2570 .write_DMA2_Register(write_DMA2_Register),
2571 .write_DMA3_Register(write_DMA3_Register),
2572 .write_DMA4_Register(write_DMA4_Register),
2573 .write_DMA5_Register(write_DMA5_Register),
2574 .write_DMA6_Register(write_DMA6_Register),
2575 .write_DMA7_Register(write_DMA7_Register),
2576 .write_DMA8_Register(write_DMA8_Register),
2577 .write_DMA9_Register(write_DMA9_Register),
2578 .write_DMA10_Register(write_DMA10_Register),
2579 .write_DMA11_Register(write_DMA11_Register),
2580 .write_DMA12_Register(write_DMA12_Register),
2581 .write_DMA13_Register(write_DMA13_Register),
2582 .write_DMA14_Register(write_DMA14_Register),
2583 .write_DMA15_Register(write_DMA15_Register),
2584`ifdef NEPTUNE
2585
2586 .Slave_Read_dma16_19(Slave_Read_dma16_19),
2587 .Slave_Sel_dma16_19(Slave_Sel_dma16_19),
2588 .Slave_Addr_dma16_19(Slave_Addr_dma16_19[19:0]),
2589 .pio_clients_32b_d_dma16_19(pio_clients_32b_d_dma16_19),
2590
2591 .Slave_Read_dma20_23(Slave_Read_dma20_23),
2592 .Slave_Sel_dma20_23(Slave_Sel_dma20_23),
2593 .Slave_Addr_dma20_23(Slave_Addr_dma20_23[19:0]),
2594 .pio_clients_32b_d_dma20_23(pio_clients_32b_d_dma20_23),
2595
2596 .write_DMA16_Register(write_DMA16_Register),
2597 .write_DMA17_Register(write_DMA17_Register),
2598 .write_DMA18_Register(write_DMA18_Register),
2599 .write_DMA19_Register(write_DMA19_Register),
2600 .write_DMA20_Register(write_DMA20_Register),
2601 .write_DMA21_Register(write_DMA21_Register),
2602 .write_DMA22_Register(write_DMA22_Register),
2603 .write_DMA23_Register(write_DMA23_Register),
2604`else // !ifdef NEPTUNE
2605`endif // !ifdef NEPTUNE
2606
2607 .write_FZC_DMA0_Register(write_FZC_DMA0_Register),
2608 .write_FZC_DMA1_Register(write_FZC_DMA1_Register),
2609 .write_FZC_DMA2_Register(write_FZC_DMA2_Register),
2610 .write_FZC_DMA3_Register(write_FZC_DMA3_Register),
2611 .write_FZC_DMA4_Register(write_FZC_DMA4_Register),
2612 .write_FZC_DMA5_Register(write_FZC_DMA5_Register),
2613 .write_FZC_DMA6_Register(write_FZC_DMA6_Register),
2614 .write_FZC_DMA7_Register(write_FZC_DMA7_Register),
2615 .write_FZC_DMA8_Register(write_FZC_DMA8_Register),
2616 .write_FZC_DMA9_Register(write_FZC_DMA9_Register),
2617 .write_FZC_DMA10_Register(write_FZC_DMA10_Register),
2618 .write_FZC_DMA11_Register(write_FZC_DMA11_Register),
2619 .write_FZC_DMA12_Register(write_FZC_DMA12_Register),
2620 .write_FZC_DMA13_Register(write_FZC_DMA13_Register),
2621 .write_FZC_DMA14_Register(write_FZC_DMA14_Register),
2622 .write_FZC_DMA15_Register(write_FZC_DMA15_Register),
2623`ifdef NEPTUNE
2624 .write_FZC_DMA16_Register(write_FZC_DMA16_Register),
2625 .write_FZC_DMA17_Register(write_FZC_DMA17_Register),
2626 .write_FZC_DMA18_Register(write_FZC_DMA18_Register),
2627 .write_FZC_DMA19_Register(write_FZC_DMA19_Register),
2628 .write_FZC_DMA20_Register(write_FZC_DMA20_Register),
2629 .write_FZC_DMA21_Register(write_FZC_DMA21_Register),
2630 .write_FZC_DMA22_Register(write_FZC_DMA22_Register),
2631 .write_FZC_DMA23_Register(write_FZC_DMA23_Register),
2632`else // !ifdef NEPTUNE
2633`endif // !ifdef NEPTUNE
2634
2635 .read_DMA_0_3_Regsister(read_DMA_0_3_Regsister[7:0]),
2636 .read_DMA_4_7_Regsister(read_DMA_4_7_Regsister[7:0]),
2637 .read_DMA_8_11_Regsister(read_DMA_8_11_Regsister[7:0]),
2638 .read_DMA_12_15_Regsister(read_DMA_12_15_Regsister[7:0]),
2639`ifdef NEPTUNE
2640 .read_DMA_16_19_Regsister(read_DMA_16_19_Regsister[7:0]),
2641 .read_DMA_20_23_Regsister(read_DMA_20_23_Regsister[7:0]),
2642`else // !ifdef NEPTUNE
2643`endif // !ifdef NEPTUNE
2644
2645 .dmc_txc_tx_addr_md(dmc_txc_tx_addr_md),
2646 // Inputs
2647 .SysClk(SysClk),
2648 .Reset_L(Reset_L),
2649 .pio_clients_rd(pio_clients_rd),
2650 .pio_tdmc_sel(pio_tdmc_sel),
2651 .pio_clients_addr(pio_clients_addr[19:0]),
2652 .pio_clients_wdata(pio_clients_wdata[63:0]),
2653 .pio_clients_32b(pio_clients_32b),
2654 .dma_0_3_sl_data(dma_0_3_sl_data[63:0]),
2655 .dma_4_7_sl_data(dma_4_7_sl_data[63:0]),
2656 .dma_8_11_sl_data(dma_8_11_sl_data[63:0]),
2657 .dma_12_15_sl_data(dma_12_15_sl_data[63:0]),
2658 .read_decode_invalid_dma0_3(read_decode_invalid_dma0_3),
2659 .read_decode_invalid_dma4_7(read_decode_invalid_dma4_7),
2660 .read_decode_invalid_dma8_11(read_decode_invalid_dma8_11),
2661 .read_decode_invalid_dma12_15(read_decode_invalid_dma12_15),
2662`ifdef NEPTUNE
2663
2664 .dma_16_19_sl_data(dma_16_19_sl_data[63:0]),
2665 .dma_20_23_sl_data(dma_20_23_sl_data[63:0]),
2666 .read_decode_invalid_dma16_19(read_decode_invalid_dma16_19),
2667 .read_decode_invalid_dma20_23(read_decode_invalid_dma20_23)
2668`else
2669 .dma_16_19_sl_data(64'h0),
2670 .dma_20_23_sl_data(64'h0),
2671 .read_decode_invalid_dma16_19(1'b0),
2672 .read_decode_invalid_dma20_23(1'b0)
2673`endif
2674);
2675
2676
2677
2678
2679
2680
2681
2682
2683
2684
2685
2686
2687
2688
2689// Regsisters for DMAs 0 1 2 3
2690
2691 niu_tdmc_dmaregs niu_tdmc_dmaregs_0_3
2692 (/*AUTOJUNK*/
2693 // Outputs
2694 // DMA0 - PIORegs Outs
2695 .page0_mask_dma0(page0_mask_dma0[31:0]),
2696 .page0_value_dma0(page0_value_dma0[31:0]),
2697 .page0_reloc_dma0(page0_reloc_dma0[31:0]),
2698 .page0_valid_dma0(page0_valid_dma0),
2699 .page1_mask_dma0(page1_mask_dma0[31:0]),
2700 .page1_value_dma0(page1_value_dma0[31:0]),
2701 .page1_reloc_dma0(page1_reloc_dma0[31:0]),
2702 .page1_valid_dma0(page1_valid_dma0),
2703 .dmc_txc_dma0_page_handle(dmc_txc_dma0_page_handle[19:0]),
2704 .dmc_txc_dma0_func_num(dmc_txc_dma0_func_num[1:0]),
2705 .tx_rng_cfg_dma0_len(tx_rng_cfg_dma0_len[`RNG_LENGTH_WIDTH -1 :0]),
2706 .tx_rng_cfg_dma0_staddr(tx_rng_cfg_dma0_staddr[37:0]),
2707 .tx_rng_tail_dma0(tx_rng_tail_dma0[`PTR_WIDTH :0]),
2708 .tx_dma_cfg_dma0_rst(tx_dma_cfg_dma0_rst),
2709 .tx_dma_cfg_dma0_stop(tx_dma_cfg_dma0_stop),
2710 .tx_dma_cfg_dma0_stall(tx_dma_cfg_dma0_stall),
2711 .tx_dma_cfg_dma0_mbaddr(tx_dma_cfg_dma0_mbaddr[37:0]),
2712 .tx_cfg_dma0_enable_mb(tx_cfg_dma0_enable_mb),
2713 .tx_cfg_dma0_mk(tx_cfg_dma0_mk),
2714 .tx_cfg_dma0_mmk(tx_cfg_dma0_mmk),
2715 .tx_cs_dma0(tx_cs_dma0[63:0]),
2716 .tx_dma0_pre_st(tx_dma0_pre_st[63:0]),
2717 .tx_dma0_rng_err_logh(tx_dma0_rng_err_logh[63:0]),
2718 .tx_dma0_rng_err_logl(tx_dma0_rng_err_logl[63:0]),
2719 .intr_ldf0_dma0( tdmc_pio_intr[0] ),
2720 .intr_ldf1_dma0( tdmc_pio_intr[32] ),
2721
2722
2723 // DMA1 - PIORegs Outs
2724 .page0_mask_dma1(page0_mask_dma1[31:0]),
2725 .page0_value_dma1(page0_value_dma1[31:0]),
2726 .page0_reloc_dma1(page0_reloc_dma1[31:0]),
2727 .page0_valid_dma1(page0_valid_dma1),
2728 .page1_mask_dma1(page1_mask_dma1[31:0]),
2729 .page1_value_dma1(page1_value_dma1[31:0]),
2730 .page1_reloc_dma1(page1_reloc_dma1[31:0]),
2731 .page1_valid_dma1(page1_valid_dma1),
2732 .dmc_txc_dma1_page_handle(dmc_txc_dma1_page_handle[19:0]),
2733 .dmc_txc_dma1_func_num(dmc_txc_dma1_func_num[1:0]),
2734 .tx_rng_cfg_dma1_len(tx_rng_cfg_dma1_len[`RNG_LENGTH_WIDTH -1 :0]),
2735 .tx_rng_cfg_dma1_staddr(tx_rng_cfg_dma1_staddr[37:0]),
2736 .tx_rng_tail_dma1(tx_rng_tail_dma1[`PTR_WIDTH :0]),
2737 .tx_dma_cfg_dma1_rst(tx_dma_cfg_dma1_rst),
2738 .tx_dma_cfg_dma1_stop(tx_dma_cfg_dma1_stop),
2739 .tx_dma_cfg_dma1_stall(tx_dma_cfg_dma1_stall),
2740 .tx_dma_cfg_dma1_mbaddr(tx_dma_cfg_dma1_mbaddr[37:0]),
2741 .tx_cfg_dma1_enable_mb(tx_cfg_dma1_enable_mb),
2742 .tx_cfg_dma1_mk(tx_cfg_dma1_mk),
2743 .tx_cfg_dma1_mmk(tx_cfg_dma1_mmk),
2744 .tx_cs_dma1(tx_cs_dma1[63:0]),
2745 .tx_dma1_pre_st(tx_dma1_pre_st[63:0]),
2746 .tx_dma1_rng_err_logh(tx_dma1_rng_err_logh[63:0]),
2747 .tx_dma1_rng_err_logl(tx_dma1_rng_err_logl[63:0]),
2748 .intr_ldf0_dma1( tdmc_pio_intr[1] ),
2749 .intr_ldf1_dma1( tdmc_pio_intr[33] ),
2750
2751 // DMA2 - PIORegs Outs
2752 .page0_mask_dma2(page0_mask_dma2[31:0]),
2753 .page0_value_dma2(page0_value_dma2[31:0]),
2754 .page0_reloc_dma2(page0_reloc_dma2[31:0]),
2755 .page0_valid_dma2(page0_valid_dma2),
2756 .page1_mask_dma2(page1_mask_dma2[31:0]),
2757 .page1_value_dma2(page1_value_dma2[31:0]),
2758 .page1_reloc_dma2(page1_reloc_dma2[31:0]),
2759 .page1_valid_dma2(page1_valid_dma2),
2760 .dmc_txc_dma2_page_handle(dmc_txc_dma2_page_handle[19:0]),
2761 .dmc_txc_dma2_func_num(dmc_txc_dma2_func_num[1:0]),
2762 .tx_rng_cfg_dma2_len(tx_rng_cfg_dma2_len[`RNG_LENGTH_WIDTH -1 :0]),
2763 .tx_rng_cfg_dma2_staddr(tx_rng_cfg_dma2_staddr[37:0]),
2764 .tx_rng_tail_dma2(tx_rng_tail_dma2[`PTR_WIDTH :0]),
2765 .tx_dma_cfg_dma2_rst(tx_dma_cfg_dma2_rst),
2766 .tx_dma_cfg_dma2_stop(tx_dma_cfg_dma2_stop),
2767 .tx_dma_cfg_dma2_stall(tx_dma_cfg_dma2_stall),
2768 .tx_dma_cfg_dma2_mbaddr(tx_dma_cfg_dma2_mbaddr[37:0]),
2769 .tx_cfg_dma2_enable_mb(tx_cfg_dma2_enable_mb),
2770 .tx_cfg_dma2_mk(tx_cfg_dma2_mk),
2771 .tx_cfg_dma2_mmk(tx_cfg_dma2_mmk),
2772 .tx_cs_dma2(tx_cs_dma2[63:0]),
2773 .tx_dma2_pre_st(tx_dma2_pre_st[63:0]),
2774 .tx_dma2_rng_err_logh(tx_dma2_rng_err_logh[63:0]),
2775 .tx_dma2_rng_err_logl(tx_dma2_rng_err_logl[63:0]),
2776 .intr_ldf0_dma2( tdmc_pio_intr[2] ),
2777 .intr_ldf1_dma2( tdmc_pio_intr[34] ),
2778
2779 // DMA3 - PIORegs Outs
2780 .page0_mask_dma3(page0_mask_dma3[31:0]),
2781 .page0_value_dma3(page0_value_dma3[31:0]),
2782 .page0_reloc_dma3(page0_reloc_dma3[31:0]),
2783 .page0_valid_dma3(page0_valid_dma3),
2784 .page1_mask_dma3(page1_mask_dma3[31:0]),
2785 .page1_value_dma3(page1_value_dma3[31:0]),
2786 .page1_reloc_dma3(page1_reloc_dma3[31:0]),
2787 .page1_valid_dma3(page1_valid_dma3),
2788 .dmc_txc_dma3_page_handle(dmc_txc_dma3_page_handle[19:0]),
2789 .dmc_txc_dma3_func_num(dmc_txc_dma3_func_num[1:0]),
2790 .tx_rng_cfg_dma3_len(tx_rng_cfg_dma3_len[`RNG_LENGTH_WIDTH -1 :0]),
2791 .tx_rng_cfg_dma3_staddr(tx_rng_cfg_dma3_staddr[37:0]),
2792 .tx_rng_tail_dma3(tx_rng_tail_dma3[`PTR_WIDTH :0]),
2793 .tx_dma_cfg_dma3_rst(tx_dma_cfg_dma3_rst),
2794 .tx_dma_cfg_dma3_stop(tx_dma_cfg_dma3_stop),
2795 .tx_dma_cfg_dma3_stall(tx_dma_cfg_dma3_stall),
2796 .tx_dma_cfg_dma3_mbaddr(tx_dma_cfg_dma3_mbaddr[37:0]),
2797 .tx_cfg_dma3_enable_mb(tx_cfg_dma3_enable_mb),
2798 .tx_cfg_dma3_mk(tx_cfg_dma3_mk),
2799 .tx_cfg_dma3_mmk(tx_cfg_dma3_mmk),
2800 .tx_cs_dma3(tx_cs_dma3[63:0]),
2801 .tx_dma3_pre_st(tx_dma3_pre_st[63:0]),
2802 .tx_dma3_rng_err_logh(tx_dma3_rng_err_logh[63:0]),
2803 .tx_dma3_rng_err_logl(tx_dma3_rng_err_logl[63:0]),
2804 .intr_ldf0_dma3( tdmc_pio_intr[3] ),
2805 .intr_ldf1_dma3( tdmc_pio_intr[35] ),
2806
2807 .dma_0_3_sl_data(dma_0_3_sl_data),
2808 .read_decode_invalid_dma0_3(read_decode_invalid_dma0_3),
2809 .dmc_txc_dma0_error ( dmc_txc_dma0_error),
2810 .dmc_txc_dma1_error( dmc_txc_dma1_error),
2811 .dmc_txc_dma2_error( dmc_txc_dma2_error),
2812 .dmc_txc_dma3_error( dmc_txc_dma3_error),
2813
2814
2815 // Inputs
2816 .SysClk(SysClk),
2817 .Reset_L(Reset_L),
2818 .Slave_Read(Slave_Read_dma0_3),
2819 .Slave_Sel(Slave_Sel_dma0_3),
2820 .Slave_Addr(Slave_Addr_dma0_3[19:0]),
2821 .Slave_DataIn(Slave_DataIn[63:0]),
2822 .slaveStrobe(slaveStrobe),
2823 .pio_clients_32b(pio_clients_32b_d_dma0_3),
2824
2825 .write_DMA0_Register(write_DMA0_Register),
2826 .write_DMA1_Register(write_DMA1_Register),
2827 .write_DMA2_Register(write_DMA2_Register),
2828 .write_DMA3_Register(write_DMA3_Register),
2829 .write_FZC_DMA0_Register(write_FZC_DMA0_Register),
2830 .write_FZC_DMA1_Register(write_FZC_DMA1_Register),
2831 .write_FZC_DMA2_Register(write_FZC_DMA2_Register),
2832 .write_FZC_DMA3_Register(write_FZC_DMA3_Register),
2833 .read_DMA_0_3_Regsister(read_DMA_0_3_Regsister[7:0]),
2834
2835
2836 .txc_dmc_nack_pkt_rd_addr(txc_dmc_nack_pkt_rd_addr),
2837 .txc_dmc_p0_pkt_size_err_addr(txc_dmc_p0_pkt_size_err_addr),
2838 .txc_dmc_p0_pkt_size_err(txc_dmc_p0_pkt_size_err),
2839 .txc_dmc_nack_pkt_rd(txc_dmc_nack_pkt_rd),
2840 .txc_dmc_p1_pkt_size_err_addr(txc_dmc_p1_pkt_size_err_addr),
2841 .txc_dmc_p1_pkt_size_err(txc_dmc_p1_pkt_size_err),
2842 .txc_dmc_p2_pkt_size_err_addr(txc_dmc_p2_pkt_size_err_addr),
2843 .txc_dmc_p2_pkt_size_err(txc_dmc_p2_pkt_size_err),
2844 .txc_dmc_p3_pkt_size_err_addr(txc_dmc_p3_pkt_size_err_addr),
2845 .txc_dmc_p3_pkt_size_err(txc_dmc_p3_pkt_size_err),
2846
2847 .txc_dmc_dma0_inc_pkt_cnt(txc_dmc_dma0_inc_pkt_cnt),
2848 .txc_dmc_dma0_mark_bit(txc_dmc_dma0_mark_bit),
2849 .txc_dmc_dma1_inc_pkt_cnt(txc_dmc_dma1_inc_pkt_cnt),
2850 .txc_dmc_dma1_mark_bit(txc_dmc_dma1_mark_bit),
2851 .txc_dmc_dma2_inc_pkt_cnt(txc_dmc_dma2_inc_pkt_cnt),
2852 .txc_dmc_dma2_mark_bit(txc_dmc_dma2_mark_bit),
2853 .txc_dmc_dma3_inc_pkt_cnt(txc_dmc_dma3_inc_pkt_cnt),
2854 .txc_dmc_dma3_mark_bit(txc_dmc_dma3_mark_bit),
2855
2856 .txpref_nack_resp(txpref_nack_resp),
2857 .txpref_nack_rd_addr(txpref_nack_rd_addr),
2858 .mbox_err_received(mbox_err_received),
2859
2860
2861
2862 // DMA0 - PIORegs Ins
2863 .tx_rng_head_dma0(tx_rng_head_dma0[`PTR_WIDTH :0]),
2864 .dma0_clear_reset(dma0_clear_reset),
2865 .set_cfg_dma0_mmk(set_cfg_dma0_mmk),
2866 .set_cfg_dma0_mk(set_cfg_dma0_mk),
2867 .clear_cfg_dma0_mb(clear_cfg_dma0_mb),
2868
2869 .set_pref_buf_par_err_dma0(set_pref_buf_par_err_dma0),
2870 .set_pkt_part_err_dma0(set_pkt_part_err_dma0),
2871 .pkt_part_error_address_dma0(pkt_part_error_address_dma0),
2872 .set_conf_part_error_dma0(set_conf_part_error_dma0),
2873 .set_tx_ring_oflow_dma0(set_tx_ring_oflow_dma0),
2874 .set_mbox_part_error_dma0(set_mbox_part_error_dma[0]),
2875
2876 .txc_dmc_p0_dma0_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[0]),
2877 .txc_dmc_dma0_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[0]),
2878 .txc_dmc_p1_dma0_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[0]),
2879 .txc_dmc_p2_dma0_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[0]),
2880 .txc_dmc_p3_dma0_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[0]),
2881
2882 .txpref_dma0_nack_resp(txpref_dma_nack_resp[0]),
2883 .mbox_ack_dma0_err_received (mbox_ack_dma_err_received[0]),
2884 .ShadowRingCurrentPtr_DMA0(ShadowRingCurrentPtr_DMA0),
2885 .tx_dma_cfg_dma0_stop_state(tx_dma_cfg_dma0_stop_state),
2886
2887 // DMA1 - PIORegs Ins
2888 .tx_rng_head_dma1(tx_rng_head_dma1[`PTR_WIDTH :0]),
2889 .dma1_clear_reset(dma1_clear_reset),
2890 .set_cfg_dma1_mmk(set_cfg_dma1_mmk),
2891 .set_cfg_dma1_mk(set_cfg_dma1_mk),
2892 .clear_cfg_dma1_mb(clear_cfg_dma1_mb),
2893
2894 .set_pref_buf_par_err_dma1(set_pref_buf_par_err_dma1),
2895 .set_pkt_part_err_dma1(set_pkt_part_err_dma1),
2896 .pkt_part_error_address_dma1(pkt_part_error_address_dma1),
2897 .set_conf_part_error_dma1(set_conf_part_error_dma1),
2898 .set_tx_ring_oflow_dma1(set_tx_ring_oflow_dma1),
2899 .set_mbox_part_error_dma1(set_mbox_part_error_dma[1]),
2900
2901 .txc_dmc_p0_dma1_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[1]),
2902 .txc_dmc_dma1_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[1]),
2903 .txc_dmc_p1_dma1_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[1]),
2904 .txc_dmc_p2_dma1_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[1]),
2905 .txc_dmc_p3_dma1_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[1]),
2906
2907
2908 .txpref_dma1_nack_resp(txpref_dma_nack_resp[1]),
2909 .mbox_ack_dma1_err_received (mbox_ack_dma_err_received[1]),
2910 .ShadowRingCurrentPtr_DMA1(ShadowRingCurrentPtr_DMA1),
2911 .tx_dma_cfg_dma1_stop_state(tx_dma_cfg_dma1_stop_state),
2912
2913 // DMA2 - PIORegs Ins
2914 .tx_rng_head_dma2(tx_rng_head_dma2[`PTR_WIDTH :0]),
2915 .dma2_clear_reset(dma2_clear_reset),
2916 .set_cfg_dma2_mmk(set_cfg_dma2_mmk),
2917 .set_cfg_dma2_mk(set_cfg_dma2_mk),
2918 .clear_cfg_dma2_mb(clear_cfg_dma2_mb),
2919
2920 .set_pref_buf_par_err_dma2(set_pref_buf_par_err_dma2),
2921 .set_pkt_part_err_dma2(set_pkt_part_err_dma2),
2922 .pkt_part_error_address_dma2(pkt_part_error_address_dma2),
2923 .set_conf_part_error_dma2(set_conf_part_error_dma2),
2924 .set_tx_ring_oflow_dma2(set_tx_ring_oflow_dma2),
2925 .set_mbox_part_error_dma2(set_mbox_part_error_dma[2]),
2926
2927
2928 .txc_dmc_p0_dma2_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[2]),
2929 .txc_dmc_dma2_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[2]),
2930 .txc_dmc_p1_dma2_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[2]),
2931 .txc_dmc_p2_dma2_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[2]),
2932 .txc_dmc_p3_dma2_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[2]),
2933
2934 .txpref_dma2_nack_resp(txpref_dma_nack_resp[2]),
2935 .mbox_ack_dma2_err_received (mbox_ack_dma_err_received[2]),
2936 .ShadowRingCurrentPtr_DMA2(ShadowRingCurrentPtr_DMA2),
2937 .tx_dma_cfg_dma2_stop_state(tx_dma_cfg_dma2_stop_state),
2938
2939 // DMA3 - PIORegs Ins
2940 .tx_rng_head_dma3(tx_rng_head_dma3[`PTR_WIDTH :0]),
2941 .dma3_clear_reset(dma3_clear_reset),
2942 .set_cfg_dma3_mmk(set_cfg_dma3_mmk),
2943 .set_cfg_dma3_mk(set_cfg_dma3_mk),
2944 .clear_cfg_dma3_mb(clear_cfg_dma3_mb),
2945
2946 .set_pref_buf_par_err_dma3(set_pref_buf_par_err_dma3),
2947 .set_pkt_part_err_dma3(set_pkt_part_err_dma3),
2948 .pkt_part_error_address_dma3(pkt_part_error_address_dma3),
2949 .set_conf_part_error_dma3(set_conf_part_error_dma3),
2950 .set_tx_ring_oflow_dma3(set_tx_ring_oflow_dma3),
2951 .set_mbox_part_error_dma3(set_mbox_part_error_dma[3]),
2952
2953 .txc_dmc_p0_dma3_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[3]),
2954 .txc_dmc_dma3_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[3]),
2955 .txc_dmc_p1_dma3_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[3]),
2956 .txc_dmc_p2_dma3_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[3]),
2957 .txc_dmc_p3_dma3_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[3]),
2958
2959
2960
2961 .txpref_dma3_nack_resp(txpref_dma_nack_resp[3]),
2962 .mbox_ack_dma3_err_received (mbox_ack_dma_err_received[3]),
2963 .ShadowRingCurrentPtr_DMA3(ShadowRingCurrentPtr_DMA3),
2964 .tx_dma_cfg_dma3_stop_state(tx_dma_cfg_dma3_stop_state)
2965
2966 );
2967
2968
2969
2970// Regsisters for DMAs 4 5 6 7
2971
2972 niu_tdmc_dmaregs niu_tdmc_dmaregs_4_7
2973 (/*AUTOJUNK*/
2974 // Outputs
2975 // DMA4 - PIORegs Outs
2976 .page0_mask_dma0(page0_mask_dma4[31:0]),
2977 .page0_value_dma0(page0_value_dma4[31:0]),
2978 .page0_reloc_dma0(page0_reloc_dma4[31:0]),
2979 .page0_valid_dma0(page0_valid_dma4),
2980 .page1_mask_dma0(page1_mask_dma4[31:0]),
2981 .page1_value_dma0(page1_value_dma4[31:0]),
2982 .page1_reloc_dma0(page1_reloc_dma4[31:0]),
2983 .page1_valid_dma0(page1_valid_dma4),
2984 .dmc_txc_dma0_page_handle(dmc_txc_dma4_page_handle[19:0]),
2985 .dmc_txc_dma0_func_num(dmc_txc_dma4_func_num[1:0]),
2986 .tx_rng_cfg_dma0_len(tx_rng_cfg_dma4_len[`RNG_LENGTH_WIDTH -1 :0]),
2987 .tx_rng_cfg_dma0_staddr(tx_rng_cfg_dma4_staddr[37:0]),
2988 .tx_rng_tail_dma0(tx_rng_tail_dma4[`PTR_WIDTH :0]),
2989 .tx_dma_cfg_dma0_rst(tx_dma_cfg_dma4_rst),
2990 .tx_dma_cfg_dma0_stop(tx_dma_cfg_dma4_stop),
2991 .tx_dma_cfg_dma0_stall(tx_dma_cfg_dma4_stall),
2992 .tx_dma_cfg_dma0_mbaddr(tx_dma_cfg_dma4_mbaddr[37:0]),
2993 .tx_cfg_dma0_enable_mb(tx_cfg_dma4_enable_mb),
2994 .tx_cfg_dma0_mk(tx_cfg_dma4_mk),
2995 .tx_cfg_dma0_mmk(tx_cfg_dma4_mmk),
2996 .tx_cs_dma0(tx_cs_dma4[63:0]),
2997 .tx_dma0_pre_st(tx_dma4_pre_st[63:0]),
2998 .tx_dma0_rng_err_logh(tx_dma4_rng_err_logh[63:0]),
2999 .tx_dma0_rng_err_logl(tx_dma4_rng_err_logl[63:0]),
3000 .intr_ldf0_dma0( tdmc_pio_intr[4] ),
3001 .intr_ldf1_dma0( tdmc_pio_intr[36] ),
3002
3003
3004 // DMA5 - PIORegs Outs
3005 .page0_mask_dma1(page0_mask_dma5[31:0]),
3006 .page0_value_dma1(page0_value_dma5[31:0]),
3007 .page0_reloc_dma1(page0_reloc_dma5[31:0]),
3008 .page0_valid_dma1(page0_valid_dma5),
3009 .page1_mask_dma1(page1_mask_dma5[31:0]),
3010 .page1_value_dma1(page1_value_dma5[31:0]),
3011 .page1_reloc_dma1(page1_reloc_dma5[31:0]),
3012 .page1_valid_dma1(page1_valid_dma5),
3013 .dmc_txc_dma1_page_handle(dmc_txc_dma5_page_handle[19:0]),
3014 .dmc_txc_dma1_func_num(dmc_txc_dma5_func_num[1:0]),
3015 .tx_rng_cfg_dma1_len(tx_rng_cfg_dma5_len[`RNG_LENGTH_WIDTH -1 :0]),
3016 .tx_rng_cfg_dma1_staddr(tx_rng_cfg_dma5_staddr[37:0]),
3017 .tx_rng_tail_dma1(tx_rng_tail_dma5[`PTR_WIDTH :0]),
3018 .tx_dma_cfg_dma1_rst(tx_dma_cfg_dma5_rst),
3019 .tx_dma_cfg_dma1_stop(tx_dma_cfg_dma5_stop),
3020 .tx_dma_cfg_dma1_stall(tx_dma_cfg_dma5_stall),
3021 .tx_dma_cfg_dma1_mbaddr(tx_dma_cfg_dma5_mbaddr[37:0]),
3022 .tx_cfg_dma1_enable_mb(tx_cfg_dma5_enable_mb),
3023 .tx_cfg_dma1_mk(tx_cfg_dma5_mk),
3024 .tx_cfg_dma1_mmk(tx_cfg_dma5_mmk),
3025 .tx_cs_dma1(tx_cs_dma5[63:0]),
3026 .tx_dma1_pre_st(tx_dma5_pre_st[63:0]),
3027 .tx_dma1_rng_err_logh(tx_dma5_rng_err_logh[63:0]),
3028 .tx_dma1_rng_err_logl(tx_dma5_rng_err_logl[63:0]),
3029 .intr_ldf0_dma1( tdmc_pio_intr[5] ),
3030 .intr_ldf1_dma1( tdmc_pio_intr[37] ),
3031
3032 // DMA6 - PIORegs Outs
3033 .page0_mask_dma2(page0_mask_dma6[31:0]),
3034 .page0_value_dma2(page0_value_dma6[31:0]),
3035 .page0_reloc_dma2(page0_reloc_dma6[31:0]),
3036 .page0_valid_dma2(page0_valid_dma6),
3037 .page1_mask_dma2(page1_mask_dma6[31:0]),
3038 .page1_value_dma2(page1_value_dma6[31:0]),
3039 .page1_reloc_dma2(page1_reloc_dma6[31:0]),
3040 .page1_valid_dma2(page1_valid_dma6),
3041 .dmc_txc_dma2_page_handle(dmc_txc_dma6_page_handle[19:0]),
3042 .dmc_txc_dma2_func_num(dmc_txc_dma6_func_num[1:0]),
3043 .tx_rng_cfg_dma2_len(tx_rng_cfg_dma6_len[`RNG_LENGTH_WIDTH -1 :0]),
3044 .tx_rng_cfg_dma2_staddr(tx_rng_cfg_dma6_staddr[37:0]),
3045 .tx_rng_tail_dma2(tx_rng_tail_dma6[`PTR_WIDTH :0]),
3046 .tx_dma_cfg_dma2_rst(tx_dma_cfg_dma6_rst),
3047 .tx_dma_cfg_dma2_stop(tx_dma_cfg_dma6_stop),
3048 .tx_dma_cfg_dma2_stall(tx_dma_cfg_dma6_stall),
3049 .tx_dma_cfg_dma2_mbaddr(tx_dma_cfg_dma6_mbaddr[37:0]),
3050 .tx_cfg_dma2_enable_mb(tx_cfg_dma6_enable_mb),
3051 .tx_cfg_dma2_mk(tx_cfg_dma6_mk),
3052 .tx_cfg_dma2_mmk(tx_cfg_dma6_mmk),
3053 .tx_cs_dma2(tx_cs_dma6[63:0]),
3054 .tx_dma2_pre_st(tx_dma6_pre_st[63:0]),
3055 .tx_dma2_rng_err_logh(tx_dma6_rng_err_logh[63:0]),
3056 .tx_dma2_rng_err_logl(tx_dma6_rng_err_logl[63:0]),
3057 .intr_ldf0_dma2( tdmc_pio_intr[6] ),
3058 .intr_ldf1_dma2( tdmc_pio_intr[38] ),
3059
3060 // DMA7 - PIORegs Outs
3061 .page0_mask_dma3(page0_mask_dma7[31:0]),
3062 .page0_value_dma3(page0_value_dma7[31:0]),
3063 .page0_reloc_dma3(page0_reloc_dma7[31:0]),
3064 .page0_valid_dma3(page0_valid_dma7),
3065 .page1_mask_dma3(page1_mask_dma7[31:0]),
3066 .page1_value_dma3(page1_value_dma7[31:0]),
3067 .page1_reloc_dma3(page1_reloc_dma7[31:0]),
3068 .page1_valid_dma3(page1_valid_dma7),
3069 .dmc_txc_dma3_page_handle(dmc_txc_dma7_page_handle[19:0]),
3070 .dmc_txc_dma3_func_num(dmc_txc_dma7_func_num[1:0]),
3071 .tx_rng_cfg_dma3_len(tx_rng_cfg_dma7_len[`RNG_LENGTH_WIDTH -1 :0]),
3072 .tx_rng_cfg_dma3_staddr(tx_rng_cfg_dma7_staddr[37:0]),
3073 .tx_rng_tail_dma3(tx_rng_tail_dma7[`PTR_WIDTH :0]),
3074 .tx_dma_cfg_dma3_rst(tx_dma_cfg_dma7_rst),
3075 .tx_dma_cfg_dma3_stop(tx_dma_cfg_dma7_stop),
3076 .tx_dma_cfg_dma3_stall(tx_dma_cfg_dma7_stall),
3077 .tx_dma_cfg_dma3_mbaddr(tx_dma_cfg_dma7_mbaddr[37:0]),
3078 .tx_cfg_dma3_enable_mb(tx_cfg_dma7_enable_mb),
3079 .tx_cfg_dma3_mk(tx_cfg_dma7_mk),
3080 .tx_cfg_dma3_mmk(tx_cfg_dma7_mmk),
3081 .tx_cs_dma3(tx_cs_dma7[63:0]),
3082 .tx_dma3_pre_st(tx_dma7_pre_st[63:0]),
3083 .tx_dma3_rng_err_logh(tx_dma7_rng_err_logh[63:0]),
3084 .tx_dma3_rng_err_logl(tx_dma7_rng_err_logl[63:0]),
3085 .intr_ldf0_dma3( tdmc_pio_intr[7] ),
3086 .intr_ldf1_dma3( tdmc_pio_intr[39] ),
3087
3088 .dma_0_3_sl_data(dma_4_7_sl_data),
3089 .read_decode_invalid_dma0_3(read_decode_invalid_dma4_7),
3090 .dmc_txc_dma0_error ( dmc_txc_dma4_error),
3091 .dmc_txc_dma1_error( dmc_txc_dma5_error),
3092 .dmc_txc_dma2_error( dmc_txc_dma6_error),
3093 .dmc_txc_dma3_error( dmc_txc_dma7_error),
3094
3095 // Inputs
3096 .SysClk(SysClk),
3097 .Reset_L(Reset_L),
3098 .Slave_Read(Slave_Read_dma4_7),
3099 .Slave_Sel(Slave_Sel_dma4_7),
3100 .Slave_Addr(Slave_Addr_dma4_7[19:0]),
3101 .Slave_DataIn(Slave_DataIn[63:0]),
3102 .slaveStrobe(slaveStrobe),
3103 .pio_clients_32b(pio_clients_32b_d_dma4_7),
3104
3105 .write_DMA0_Register(write_DMA4_Register),
3106 .write_DMA1_Register(write_DMA5_Register),
3107 .write_DMA2_Register(write_DMA6_Register),
3108 .write_DMA3_Register(write_DMA7_Register),
3109 .write_FZC_DMA0_Register(write_FZC_DMA4_Register),
3110 .write_FZC_DMA1_Register(write_FZC_DMA5_Register),
3111 .write_FZC_DMA2_Register(write_FZC_DMA6_Register),
3112 .write_FZC_DMA3_Register(write_FZC_DMA7_Register),
3113 .read_DMA_0_3_Regsister(read_DMA_4_7_Regsister[7:0]),
3114
3115 .txc_dmc_nack_pkt_rd_addr(txc_dmc_nack_pkt_rd_addr),
3116 .txc_dmc_p0_pkt_size_err_addr(txc_dmc_p0_pkt_size_err_addr),
3117 .txc_dmc_p0_pkt_size_err(txc_dmc_p0_pkt_size_err),
3118 .txc_dmc_nack_pkt_rd(txc_dmc_nack_pkt_rd),
3119 .txc_dmc_p1_pkt_size_err_addr(txc_dmc_p1_pkt_size_err_addr),
3120 .txc_dmc_p1_pkt_size_err(txc_dmc_p1_pkt_size_err),
3121 .txc_dmc_p2_pkt_size_err_addr(txc_dmc_p2_pkt_size_err_addr),
3122 .txc_dmc_p2_pkt_size_err(txc_dmc_p2_pkt_size_err),
3123 .txc_dmc_p3_pkt_size_err_addr(txc_dmc_p3_pkt_size_err_addr),
3124 .txc_dmc_p3_pkt_size_err(txc_dmc_p3_pkt_size_err),
3125
3126 .txpref_nack_resp(txpref_nack_resp),
3127 .txpref_nack_rd_addr(txpref_nack_rd_addr),
3128 .mbox_err_received(mbox_err_received),
3129
3130 .txc_dmc_dma0_inc_pkt_cnt(txc_dmc_dma4_inc_pkt_cnt),
3131 .txc_dmc_dma0_mark_bit(txc_dmc_dma4_mark_bit),
3132 .txc_dmc_dma1_inc_pkt_cnt(txc_dmc_dma5_inc_pkt_cnt),
3133 .txc_dmc_dma1_mark_bit(txc_dmc_dma5_mark_bit),
3134 .txc_dmc_dma2_inc_pkt_cnt(txc_dmc_dma6_inc_pkt_cnt),
3135 .txc_dmc_dma2_mark_bit(txc_dmc_dma6_mark_bit),
3136 .txc_dmc_dma3_inc_pkt_cnt(txc_dmc_dma7_inc_pkt_cnt),
3137 .txc_dmc_dma3_mark_bit(txc_dmc_dma7_mark_bit),
3138
3139
3140 // DMA4 - PIORegs Ins
3141 .tx_rng_head_dma0(tx_rng_head_dma4[`PTR_WIDTH :0]),
3142 .dma0_clear_reset(dma4_clear_reset),
3143 .set_cfg_dma0_mmk(set_cfg_dma4_mmk),
3144 .set_cfg_dma0_mk(set_cfg_dma4_mk),
3145 .clear_cfg_dma0_mb(clear_cfg_dma4_mb),
3146
3147 .set_pref_buf_par_err_dma0(set_pref_buf_par_err_dma4),
3148 .set_pkt_part_err_dma0(set_pkt_part_err_dma4),
3149 .pkt_part_error_address_dma0(pkt_part_error_address_dma4),
3150 .set_conf_part_error_dma0(set_conf_part_error_dma4),
3151 .set_tx_ring_oflow_dma0(set_tx_ring_oflow_dma4),
3152 .set_mbox_part_error_dma0(set_mbox_part_error_dma[4]),
3153
3154 .txc_dmc_p0_dma0_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[4]),
3155 .txc_dmc_dma0_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[4]),
3156 .txc_dmc_p1_dma0_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[4]),
3157 .txc_dmc_p2_dma0_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[4]),
3158 .txc_dmc_p3_dma0_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[4]),
3159 .txpref_dma0_nack_resp(txpref_dma_nack_resp[4]),
3160 .mbox_ack_dma0_err_received (mbox_ack_dma_err_received[4]),
3161 .ShadowRingCurrentPtr_DMA0(ShadowRingCurrentPtr_DMA4),
3162 .tx_dma_cfg_dma0_stop_state(tx_dma_cfg_dma4_stop_state),
3163
3164 // DMA5 - PIORegs Ins
3165 .tx_rng_head_dma1(tx_rng_head_dma5[`PTR_WIDTH :0]),
3166 .dma1_clear_reset(dma5_clear_reset),
3167 .set_cfg_dma1_mmk(set_cfg_dma5_mmk),
3168 .set_cfg_dma1_mk(set_cfg_dma5_mk),
3169 .clear_cfg_dma1_mb(clear_cfg_dma5_mb),
3170
3171 .set_pref_buf_par_err_dma1(set_pref_buf_par_err_dma5),
3172 .set_pkt_part_err_dma1(set_pkt_part_err_dma5),
3173 .pkt_part_error_address_dma1(pkt_part_error_address_dma5),
3174 .set_conf_part_error_dma1(set_conf_part_error_dma5),
3175 .set_tx_ring_oflow_dma1(set_tx_ring_oflow_dma5),
3176 .set_mbox_part_error_dma1(set_mbox_part_error_dma[5]),
3177
3178 .txc_dmc_dma1_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[5]),
3179
3180 .txc_dmc_p0_dma1_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[5]),
3181 .txc_dmc_p1_dma1_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[5]),
3182 .txc_dmc_p2_dma1_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[5]),
3183 .txc_dmc_p3_dma1_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[5]),
3184 .txpref_dma1_nack_resp(txpref_dma_nack_resp[5]),
3185 .mbox_ack_dma1_err_received (mbox_ack_dma_err_received[5]),
3186 .ShadowRingCurrentPtr_DMA1(ShadowRingCurrentPtr_DMA5),
3187 .tx_dma_cfg_dma1_stop_state(tx_dma_cfg_dma5_stop_state),
3188
3189 // DMA6 - PIORegs Ins
3190 .tx_rng_head_dma2(tx_rng_head_dma6[`PTR_WIDTH :0]),
3191 .dma2_clear_reset(dma6_clear_reset),
3192 .set_cfg_dma2_mmk(set_cfg_dma6_mmk),
3193 .set_cfg_dma2_mk(set_cfg_dma6_mk),
3194 .clear_cfg_dma2_mb(clear_cfg_dma6_mb),
3195
3196 .set_pref_buf_par_err_dma2(set_pref_buf_par_err_dma6),
3197 .set_pkt_part_err_dma2(set_pkt_part_err_dma6),
3198 .pkt_part_error_address_dma2(pkt_part_error_address_dma6),
3199 .set_conf_part_error_dma2(set_conf_part_error_dma6),
3200 .set_tx_ring_oflow_dma2(set_tx_ring_oflow_dma6),
3201 .set_mbox_part_error_dma2(set_mbox_part_error_dma[6]),
3202 .txc_dmc_dma2_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[6]),
3203 .txc_dmc_p0_dma2_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[6]),
3204 .txc_dmc_p1_dma2_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[6]),
3205 .txc_dmc_p2_dma2_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[6]),
3206 .txc_dmc_p3_dma2_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[6]),
3207
3208
3209 .txpref_dma2_nack_resp(txpref_dma_nack_resp[6]),
3210 .mbox_ack_dma2_err_received (mbox_ack_dma_err_received[6]),
3211 .ShadowRingCurrentPtr_DMA2(ShadowRingCurrentPtr_DMA6),
3212 .tx_dma_cfg_dma2_stop_state(tx_dma_cfg_dma6_stop_state),
3213
3214 // DMA7 - PIORegs Ins
3215 .tx_rng_head_dma3(tx_rng_head_dma7[`PTR_WIDTH :0]),
3216 .dma3_clear_reset(dma7_clear_reset),
3217 .set_cfg_dma3_mmk(set_cfg_dma7_mmk),
3218 .set_cfg_dma3_mk(set_cfg_dma7_mk),
3219 .clear_cfg_dma3_mb(clear_cfg_dma7_mb),
3220
3221 .set_pref_buf_par_err_dma3(set_pref_buf_par_err_dma7),
3222 .set_pkt_part_err_dma3(set_pkt_part_err_dma7),
3223 .pkt_part_error_address_dma3(pkt_part_error_address_dma7),
3224 .set_conf_part_error_dma3(set_conf_part_error_dma7),
3225 .set_tx_ring_oflow_dma3(set_tx_ring_oflow_dma7),
3226 .set_mbox_part_error_dma3(set_mbox_part_error_dma[7]),
3227 .txc_dmc_p0_dma3_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[7]),
3228 .txc_dmc_dma3_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[7]),
3229 .txc_dmc_p1_dma3_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[7]),
3230 .txc_dmc_p2_dma3_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[7]),
3231 .txc_dmc_p3_dma3_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[7]),
3232
3233 .txpref_dma3_nack_resp(txpref_dma_nack_resp[7]),
3234 .mbox_ack_dma3_err_received (mbox_ack_dma_err_received[7]),
3235 .ShadowRingCurrentPtr_DMA3(ShadowRingCurrentPtr_DMA7),
3236 .tx_dma_cfg_dma3_stop_state(tx_dma_cfg_dma7_stop_state)
3237
3238 );
3239
3240
3241
3242// Regsisters for DMAs 8 9 10 11
3243
3244 niu_tdmc_dmaregs niu_tdmc_dmaregs_8_11
3245 (/*AUTOJUNK*/
3246 // Outputs
3247 // DMA8 - PIORegs Outs
3248 .page0_mask_dma0(page0_mask_dma8[31:0]),
3249 .page0_value_dma0(page0_value_dma8[31:0]),
3250 .page0_reloc_dma0(page0_reloc_dma8[31:0]),
3251 .page0_valid_dma0(page0_valid_dma8),
3252 .page1_mask_dma0(page1_mask_dma8[31:0]),
3253 .page1_value_dma0(page1_value_dma8[31:0]),
3254 .page1_reloc_dma0(page1_reloc_dma8[31:0]),
3255 .page1_valid_dma0(page1_valid_dma8),
3256 .dmc_txc_dma0_page_handle(dmc_txc_dma8_page_handle[19:0]),
3257 .dmc_txc_dma0_func_num(dmc_txc_dma8_func_num[1:0]),
3258 .tx_rng_cfg_dma0_len(tx_rng_cfg_dma8_len[`RNG_LENGTH_WIDTH -1 :0]),
3259 .tx_rng_cfg_dma0_staddr(tx_rng_cfg_dma8_staddr[37:0]),
3260 .tx_rng_tail_dma0(tx_rng_tail_dma8[`PTR_WIDTH :0]),
3261 .tx_dma_cfg_dma0_rst(tx_dma_cfg_dma8_rst),
3262 .tx_dma_cfg_dma0_stop(tx_dma_cfg_dma8_stop),
3263 .tx_dma_cfg_dma0_stall(tx_dma_cfg_dma8_stall),
3264 .tx_dma_cfg_dma0_mbaddr(tx_dma_cfg_dma8_mbaddr[37:0]),
3265 .tx_cfg_dma0_enable_mb(tx_cfg_dma8_enable_mb),
3266 .tx_cfg_dma0_mk(tx_cfg_dma8_mk),
3267 .tx_cfg_dma0_mmk(tx_cfg_dma8_mmk),
3268 .tx_cs_dma0(tx_cs_dma8[63:0]),
3269 .tx_dma0_pre_st(tx_dma8_pre_st[63:0]),
3270 .tx_dma0_rng_err_logh(tx_dma8_rng_err_logh[63:0]),
3271 .tx_dma0_rng_err_logl(tx_dma8_rng_err_logl[63:0]),
3272 .intr_ldf0_dma0( tdmc_pio_intr[8] ),
3273 .intr_ldf1_dma0( tdmc_pio_intr[40] ),
3274
3275
3276 // DMA9 - PIORegs Outs
3277 .page0_mask_dma1(page0_mask_dma9[31:0]),
3278 .page0_value_dma1(page0_value_dma9[31:0]),
3279 .page0_reloc_dma1(page0_reloc_dma9[31:0]),
3280 .page0_valid_dma1(page0_valid_dma9),
3281 .page1_mask_dma1(page1_mask_dma9[31:0]),
3282 .page1_value_dma1(page1_value_dma9[31:0]),
3283 .page1_reloc_dma1(page1_reloc_dma9[31:0]),
3284 .page1_valid_dma1(page1_valid_dma9),
3285 .dmc_txc_dma1_page_handle(dmc_txc_dma9_page_handle[19:0]),
3286 .dmc_txc_dma1_func_num(dmc_txc_dma9_func_num[1:0]),
3287 .tx_rng_cfg_dma1_len(tx_rng_cfg_dma9_len[`RNG_LENGTH_WIDTH -1 :0]),
3288 .tx_rng_cfg_dma1_staddr(tx_rng_cfg_dma9_staddr[37:0]),
3289 .tx_rng_tail_dma1(tx_rng_tail_dma9[`PTR_WIDTH :0]),
3290 .tx_dma_cfg_dma1_rst(tx_dma_cfg_dma9_rst),
3291 .tx_dma_cfg_dma1_stop(tx_dma_cfg_dma9_stop),
3292 .tx_dma_cfg_dma1_stall(tx_dma_cfg_dma9_stall),
3293 .tx_dma_cfg_dma1_mbaddr(tx_dma_cfg_dma9_mbaddr[37:0]),
3294 .tx_cfg_dma1_enable_mb(tx_cfg_dma9_enable_mb),
3295 .tx_cfg_dma1_mk(tx_cfg_dma9_mk),
3296 .tx_cfg_dma1_mmk(tx_cfg_dma9_mmk),
3297 .tx_cs_dma1(tx_cs_dma9[63:0]),
3298 .tx_dma1_pre_st(tx_dma9_pre_st[63:0]),
3299 .tx_dma1_rng_err_logh(tx_dma9_rng_err_logh[63:0]),
3300 .tx_dma1_rng_err_logl(tx_dma9_rng_err_logl[63:0]),
3301 .intr_ldf0_dma1( tdmc_pio_intr[9] ),
3302 .intr_ldf1_dma1( tdmc_pio_intr[41] ),
3303
3304 // DMA10 - PIORegs Outs
3305 .page0_mask_dma2(page0_mask_dma10[31:0]),
3306 .page0_value_dma2(page0_value_dma10[31:0]),
3307 .page0_reloc_dma2(page0_reloc_dma10[31:0]),
3308 .page0_valid_dma2(page0_valid_dma10),
3309 .page1_mask_dma2(page1_mask_dma10[31:0]),
3310 .page1_value_dma2(page1_value_dma10[31:0]),
3311 .page1_reloc_dma2(page1_reloc_dma10[31:0]),
3312 .page1_valid_dma2(page1_valid_dma10),
3313 .dmc_txc_dma2_page_handle(dmc_txc_dma10_page_handle[19:0]),
3314 .dmc_txc_dma2_func_num(dmc_txc_dma10_func_num[1:0]),
3315 .tx_rng_cfg_dma2_len(tx_rng_cfg_dma10_len[`RNG_LENGTH_WIDTH -1 :0]),
3316 .tx_rng_cfg_dma2_staddr(tx_rng_cfg_dma10_staddr[37:0]),
3317 .tx_rng_tail_dma2(tx_rng_tail_dma10[`PTR_WIDTH :0]),
3318 .tx_dma_cfg_dma2_rst(tx_dma_cfg_dma10_rst),
3319 .tx_dma_cfg_dma2_stop(tx_dma_cfg_dma10_stop),
3320 .tx_dma_cfg_dma2_stall(tx_dma_cfg_dma10_stall),
3321 .tx_dma_cfg_dma2_mbaddr(tx_dma_cfg_dma10_mbaddr[37:0]),
3322 .tx_cfg_dma2_enable_mb(tx_cfg_dma10_enable_mb),
3323 .tx_cfg_dma2_mk(tx_cfg_dma10_mk),
3324 .tx_cfg_dma2_mmk(tx_cfg_dma10_mmk),
3325 .tx_cs_dma2(tx_cs_dma10[63:0]),
3326 .tx_dma2_pre_st(tx_dma10_pre_st[63:0]),
3327 .tx_dma2_rng_err_logh(tx_dma10_rng_err_logh[63:0]),
3328 .tx_dma2_rng_err_logl(tx_dma10_rng_err_logl[63:0]),
3329 .intr_ldf0_dma2( tdmc_pio_intr[10] ),
3330 .intr_ldf1_dma2( tdmc_pio_intr[42] ),
3331
3332 // DMA11 - PIORegs Outs
3333 .page0_mask_dma3(page0_mask_dma11[31:0]),
3334 .page0_value_dma3(page0_value_dma11[31:0]),
3335 .page0_reloc_dma3(page0_reloc_dma11[31:0]),
3336 .page0_valid_dma3(page0_valid_dma11),
3337 .page1_mask_dma3(page1_mask_dma11[31:0]),
3338 .page1_value_dma3(page1_value_dma11[31:0]),
3339 .page1_reloc_dma3(page1_reloc_dma11[31:0]),
3340 .page1_valid_dma3(page1_valid_dma11),
3341 .dmc_txc_dma3_page_handle(dmc_txc_dma11_page_handle[19:0]),
3342 .dmc_txc_dma3_func_num(dmc_txc_dma11_func_num[1:0]),
3343 .tx_rng_cfg_dma3_len(tx_rng_cfg_dma11_len[`RNG_LENGTH_WIDTH -1 :0]),
3344 .tx_rng_cfg_dma3_staddr(tx_rng_cfg_dma11_staddr[37:0]),
3345 .tx_rng_tail_dma3(tx_rng_tail_dma11[`PTR_WIDTH :0]),
3346 .tx_dma_cfg_dma3_rst(tx_dma_cfg_dma11_rst),
3347 .tx_dma_cfg_dma3_stop(tx_dma_cfg_dma11_stop),
3348 .tx_dma_cfg_dma3_stall(tx_dma_cfg_dma11_stall),
3349 .tx_dma_cfg_dma3_mbaddr(tx_dma_cfg_dma11_mbaddr[37:0]),
3350 .tx_cfg_dma3_enable_mb(tx_cfg_dma11_enable_mb),
3351 .tx_cfg_dma3_mk(tx_cfg_dma11_mk),
3352 .tx_cfg_dma3_mmk(tx_cfg_dma11_mmk),
3353 .tx_cs_dma3(tx_cs_dma11[63:0]),
3354 .tx_dma3_pre_st(tx_dma11_pre_st[63:0]),
3355 .tx_dma3_rng_err_logh(tx_dma11_rng_err_logh[63:0]),
3356 .tx_dma3_rng_err_logl(tx_dma11_rng_err_logl[63:0]),
3357 .intr_ldf0_dma3( tdmc_pio_intr[11] ),
3358 .intr_ldf1_dma3( tdmc_pio_intr[43] ),
3359
3360 .dma_0_3_sl_data(dma_8_11_sl_data),
3361 .read_decode_invalid_dma0_3(read_decode_invalid_dma8_11),
3362 .dmc_txc_dma0_error ( dmc_txc_dma8_error),
3363 .dmc_txc_dma1_error( dmc_txc_dma9_error),
3364 .dmc_txc_dma2_error( dmc_txc_dma10_error),
3365 .dmc_txc_dma3_error( dmc_txc_dma11_error),
3366
3367
3368 // Inputs
3369 .SysClk(SysClk),
3370 .Reset_L(Reset_L),
3371 .Slave_Read(Slave_Read_dma8_11),
3372 .Slave_Sel(Slave_Sel_dma8_11),
3373 .Slave_Addr(Slave_Addr_dma8_11[19:0]),
3374 .Slave_DataIn(Slave_DataIn[63:0]),
3375 .slaveStrobe(slaveStrobe),
3376 .pio_clients_32b(pio_clients_32b_d_dma8_11),
3377
3378 .write_DMA0_Register(write_DMA8_Register),
3379 .write_DMA1_Register(write_DMA9_Register),
3380 .write_DMA2_Register(write_DMA10_Register),
3381 .write_DMA3_Register(write_DMA11_Register),
3382 .write_FZC_DMA0_Register(write_FZC_DMA8_Register),
3383 .write_FZC_DMA1_Register(write_FZC_DMA9_Register),
3384 .write_FZC_DMA2_Register(write_FZC_DMA10_Register),
3385 .write_FZC_DMA3_Register(write_FZC_DMA11_Register),
3386 .read_DMA_0_3_Regsister(read_DMA_8_11_Regsister[7:0]),
3387
3388
3389
3390 .txc_dmc_nack_pkt_rd_addr(txc_dmc_nack_pkt_rd_addr),
3391 .txc_dmc_p0_pkt_size_err_addr(txc_dmc_p0_pkt_size_err_addr),
3392 .txc_dmc_p0_pkt_size_err(txc_dmc_p0_pkt_size_err),
3393 .txc_dmc_nack_pkt_rd(txc_dmc_nack_pkt_rd),
3394 .txc_dmc_p1_pkt_size_err_addr(txc_dmc_p1_pkt_size_err_addr),
3395 .txc_dmc_p1_pkt_size_err(txc_dmc_p1_pkt_size_err),
3396 .txc_dmc_p2_pkt_size_err_addr(txc_dmc_p2_pkt_size_err_addr),
3397 .txc_dmc_p2_pkt_size_err(txc_dmc_p2_pkt_size_err),
3398 .txc_dmc_p3_pkt_size_err_addr(txc_dmc_p3_pkt_size_err_addr),
3399 .txc_dmc_p3_pkt_size_err(txc_dmc_p3_pkt_size_err),
3400
3401
3402 .txpref_nack_resp(txpref_nack_resp),
3403 .txpref_nack_rd_addr(txpref_nack_rd_addr),
3404 .mbox_err_received(mbox_err_received),
3405
3406 .txc_dmc_dma0_inc_pkt_cnt(txc_dmc_dma8_inc_pkt_cnt),
3407 .txc_dmc_dma0_mark_bit(txc_dmc_dma8_mark_bit),
3408 .txc_dmc_dma1_inc_pkt_cnt(txc_dmc_dma9_inc_pkt_cnt),
3409 .txc_dmc_dma1_mark_bit(txc_dmc_dma9_mark_bit),
3410 .txc_dmc_dma2_inc_pkt_cnt(txc_dmc_dma10_inc_pkt_cnt),
3411 .txc_dmc_dma2_mark_bit(txc_dmc_dma10_mark_bit),
3412 .txc_dmc_dma3_inc_pkt_cnt(txc_dmc_dma11_inc_pkt_cnt),
3413 .txc_dmc_dma3_mark_bit(txc_dmc_dma11_mark_bit),
3414
3415
3416 // DMA8 - PIORegs Ins
3417 .tx_rng_head_dma0(tx_rng_head_dma8[`PTR_WIDTH :0]),
3418 .dma0_clear_reset(dma8_clear_reset),
3419 .set_cfg_dma0_mmk(set_cfg_dma8_mmk),
3420 .set_cfg_dma0_mk(set_cfg_dma8_mk),
3421 .clear_cfg_dma0_mb(clear_cfg_dma8_mb),
3422
3423 .set_pref_buf_par_err_dma0(set_pref_buf_par_err_dma8),
3424 .set_pkt_part_err_dma0(set_pkt_part_err_dma8),
3425 .pkt_part_error_address_dma0(pkt_part_error_address_dma8),
3426 .set_conf_part_error_dma0(set_conf_part_error_dma8),
3427 .set_tx_ring_oflow_dma0(set_tx_ring_oflow_dma8),
3428 .set_mbox_part_error_dma0(set_mbox_part_error_dma[8]),
3429
3430 .txc_dmc_p0_dma0_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[8]),
3431 .txc_dmc_dma0_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[8]),
3432 .txc_dmc_p1_dma0_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[8]),
3433 .txc_dmc_p2_dma0_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[8]),
3434 .txc_dmc_p3_dma0_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[8]),
3435 .txpref_dma0_nack_resp(txpref_dma_nack_resp[8]),
3436 .mbox_ack_dma0_err_received (mbox_ack_dma_err_received[8]),
3437 .ShadowRingCurrentPtr_DMA0(ShadowRingCurrentPtr_DMA8),
3438 .tx_dma_cfg_dma0_stop_state(tx_dma_cfg_dma8_stop_state),
3439
3440 // DMA9 - PIORegs Ins
3441 .tx_rng_head_dma1(tx_rng_head_dma9[`PTR_WIDTH :0]),
3442 .dma1_clear_reset(dma9_clear_reset),
3443 .set_cfg_dma1_mmk(set_cfg_dma9_mmk),
3444 .set_cfg_dma1_mk(set_cfg_dma9_mk),
3445 .clear_cfg_dma1_mb(clear_cfg_dma9_mb),
3446
3447 .set_pref_buf_par_err_dma1(set_pref_buf_par_err_dma9),
3448 .set_pkt_part_err_dma1(set_pkt_part_err_dma9),
3449 .pkt_part_error_address_dma1(pkt_part_error_address_dma9),
3450 .set_conf_part_error_dma1(set_conf_part_error_dma9),
3451 .set_tx_ring_oflow_dma1(set_tx_ring_oflow_dma9),
3452 .set_mbox_part_error_dma1(set_mbox_part_error_dma[9]),
3453
3454 .txc_dmc_p0_dma1_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[9]),
3455 .txc_dmc_dma1_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[9]),
3456
3457 .txc_dmc_p1_dma1_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[9]),
3458
3459 .txc_dmc_p2_dma1_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[9]),
3460
3461 .txc_dmc_p3_dma1_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[9]),
3462 .txpref_dma1_nack_resp(txpref_dma_nack_resp[9]),
3463 .mbox_ack_dma1_err_received (mbox_ack_dma_err_received[9]),
3464 .ShadowRingCurrentPtr_DMA1(ShadowRingCurrentPtr_DMA9),
3465 .tx_dma_cfg_dma1_stop_state(tx_dma_cfg_dma9_stop_state),
3466
3467 // DMA10 - PIORegs Ins
3468 .tx_rng_head_dma2(tx_rng_head_dma10[`PTR_WIDTH :0]),
3469 .dma2_clear_reset(dma10_clear_reset),
3470 .set_cfg_dma2_mmk(set_cfg_dma10_mmk),
3471 .set_cfg_dma2_mk(set_cfg_dma10_mk),
3472 .clear_cfg_dma2_mb(clear_cfg_dma10_mb),
3473
3474 .set_pref_buf_par_err_dma2(set_pref_buf_par_err_dma10),
3475 .set_pkt_part_err_dma2(set_pkt_part_err_dma10),
3476 .pkt_part_error_address_dma2(pkt_part_error_address_dma10),
3477 .set_conf_part_error_dma2(set_conf_part_error_dma10),
3478 .set_tx_ring_oflow_dma2(set_tx_ring_oflow_dma10),
3479 .set_mbox_part_error_dma2(set_mbox_part_error_dma[10]),
3480
3481 .txc_dmc_p0_dma2_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[10]),
3482 .txc_dmc_dma2_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[10]),
3483 .txc_dmc_p1_dma2_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[10]),
3484 .txc_dmc_p2_dma2_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[10]),
3485 .txc_dmc_p3_dma2_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[10]),
3486
3487 .txpref_dma2_nack_resp(txpref_dma_nack_resp[10]),
3488 .mbox_ack_dma2_err_received (mbox_ack_dma_err_received[10]),
3489 .ShadowRingCurrentPtr_DMA2(ShadowRingCurrentPtr_DMA10),
3490 .tx_dma_cfg_dma2_stop_state(tx_dma_cfg_dma10_stop_state),
3491
3492 // DMA11 - PIORegs Ins
3493 .tx_rng_head_dma3(tx_rng_head_dma11[`PTR_WIDTH :0]),
3494 .dma3_clear_reset(dma11_clear_reset),
3495 .set_cfg_dma3_mmk(set_cfg_dma11_mmk),
3496 .set_cfg_dma3_mk(set_cfg_dma11_mk),
3497 .clear_cfg_dma3_mb(clear_cfg_dma11_mb),
3498
3499 .set_pref_buf_par_err_dma3(set_pref_buf_par_err_dma11),
3500 .set_pkt_part_err_dma3(set_pkt_part_err_dma11),
3501 .pkt_part_error_address_dma3(pkt_part_error_address_dma11),
3502 .set_conf_part_error_dma3(set_conf_part_error_dma11),
3503 .set_tx_ring_oflow_dma3(set_tx_ring_oflow_dma11),
3504 .set_mbox_part_error_dma3(set_mbox_part_error_dma[11]),
3505
3506 .txc_dmc_p0_dma3_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[11]),
3507 .txc_dmc_dma3_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[11]),
3508 .txc_dmc_p1_dma3_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[11]),
3509 .txc_dmc_p2_dma3_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[11]),
3510 .txc_dmc_p3_dma3_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[11]),
3511
3512 .txpref_dma3_nack_resp(txpref_dma_nack_resp[11]),
3513 .mbox_ack_dma3_err_received (mbox_ack_dma_err_received[11]),
3514 .ShadowRingCurrentPtr_DMA3(ShadowRingCurrentPtr_DMA11),
3515 .tx_dma_cfg_dma3_stop_state(tx_dma_cfg_dma11_stop_state)
3516
3517 );
3518
3519
3520
3521// Regsisters for DMAs 12 13 14 15
3522
3523 niu_tdmc_dmaregs niu_tdmc_dmaregs_12_15
3524 (/*AUTOJUNK*/
3525 // Outputs
3526 // DMA12 - PIORegs Outs
3527 .page0_mask_dma0(page0_mask_dma12[31:0]),
3528 .page0_value_dma0(page0_value_dma12[31:0]),
3529 .page0_reloc_dma0(page0_reloc_dma12[31:0]),
3530 .page0_valid_dma0(page0_valid_dma12),
3531 .page1_mask_dma0(page1_mask_dma12[31:0]),
3532 .page1_value_dma0(page1_value_dma12[31:0]),
3533 .page1_reloc_dma0(page1_reloc_dma12[31:0]),
3534 .page1_valid_dma0(page1_valid_dma12),
3535 .dmc_txc_dma0_page_handle(dmc_txc_dma12_page_handle[19:0]),
3536 .dmc_txc_dma0_func_num(dmc_txc_dma12_func_num[1:0]),
3537 .tx_rng_cfg_dma0_len(tx_rng_cfg_dma12_len[`RNG_LENGTH_WIDTH -1 :0]),
3538 .tx_rng_cfg_dma0_staddr(tx_rng_cfg_dma12_staddr[37:0]),
3539 .tx_rng_tail_dma0(tx_rng_tail_dma12[`PTR_WIDTH :0]),
3540 .tx_dma_cfg_dma0_rst(tx_dma_cfg_dma12_rst),
3541 .tx_dma_cfg_dma0_stop(tx_dma_cfg_dma12_stop),
3542 .tx_dma_cfg_dma0_stall(tx_dma_cfg_dma12_stall),
3543 .tx_dma_cfg_dma0_mbaddr(tx_dma_cfg_dma12_mbaddr[37:0]),
3544 .tx_cfg_dma0_enable_mb(tx_cfg_dma12_enable_mb),
3545 .tx_cfg_dma0_mk(tx_cfg_dma12_mk),
3546 .tx_cfg_dma0_mmk(tx_cfg_dma12_mmk),
3547 .tx_cs_dma0(tx_cs_dma12[63:0]),
3548 .tx_dma0_pre_st(tx_dma12_pre_st[63:0]),
3549 .tx_dma0_rng_err_logh(tx_dma12_rng_err_logh[63:0]),
3550 .tx_dma0_rng_err_logl(tx_dma12_rng_err_logl[63:0]),
3551 .intr_ldf0_dma0( tdmc_pio_intr[12] ),
3552 .intr_ldf1_dma0( tdmc_pio_intr[44] ),
3553
3554
3555 // DMA13 - PIORegs Outs
3556 .page0_mask_dma1(page0_mask_dma13[31:0]),
3557 .page0_value_dma1(page0_value_dma13[31:0]),
3558 .page0_reloc_dma1(page0_reloc_dma13[31:0]),
3559 .page0_valid_dma1(page0_valid_dma13),
3560 .page1_mask_dma1(page1_mask_dma13[31:0]),
3561 .page1_value_dma1(page1_value_dma13[31:0]),
3562 .page1_reloc_dma1(page1_reloc_dma13[31:0]),
3563 .page1_valid_dma1(page1_valid_dma13),
3564 .dmc_txc_dma1_page_handle(dmc_txc_dma13_page_handle[19:0]),
3565 .dmc_txc_dma1_func_num(dmc_txc_dma13_func_num[1:0]),
3566 .tx_rng_cfg_dma1_len(tx_rng_cfg_dma13_len[`RNG_LENGTH_WIDTH -1 :0]),
3567 .tx_rng_cfg_dma1_staddr(tx_rng_cfg_dma13_staddr[37:0]),
3568 .tx_rng_tail_dma1(tx_rng_tail_dma13[`PTR_WIDTH :0]),
3569 .tx_dma_cfg_dma1_rst(tx_dma_cfg_dma13_rst),
3570 .tx_dma_cfg_dma1_stop(tx_dma_cfg_dma13_stop),
3571 .tx_dma_cfg_dma1_stall(tx_dma_cfg_dma13_stall),
3572 .tx_dma_cfg_dma1_mbaddr(tx_dma_cfg_dma13_mbaddr[37:0]),
3573 .tx_cfg_dma1_enable_mb(tx_cfg_dma13_enable_mb),
3574 .tx_cfg_dma1_mk(tx_cfg_dma13_mk),
3575 .tx_cfg_dma1_mmk(tx_cfg_dma13_mmk),
3576 .tx_cs_dma1(tx_cs_dma13[63:0]),
3577 .tx_dma1_pre_st(tx_dma13_pre_st[63:0]),
3578 .tx_dma1_rng_err_logh(tx_dma13_rng_err_logh[63:0]),
3579 .tx_dma1_rng_err_logl(tx_dma13_rng_err_logl[63:0]),
3580 .intr_ldf0_dma1( tdmc_pio_intr[13] ),
3581 .intr_ldf1_dma1( tdmc_pio_intr[45] ),
3582
3583 // DMA14 - PIORegs Outs
3584 .page0_mask_dma2(page0_mask_dma14[31:0]),
3585 .page0_value_dma2(page0_value_dma14[31:0]),
3586 .page0_reloc_dma2(page0_reloc_dma14[31:0]),
3587 .page0_valid_dma2(page0_valid_dma14),
3588 .page1_mask_dma2(page1_mask_dma14[31:0]),
3589 .page1_value_dma2(page1_value_dma14[31:0]),
3590 .page1_reloc_dma2(page1_reloc_dma14[31:0]),
3591 .page1_valid_dma2(page1_valid_dma14),
3592 .dmc_txc_dma2_page_handle(dmc_txc_dma14_page_handle[19:0]),
3593 .dmc_txc_dma2_func_num(dmc_txc_dma14_func_num[1:0]),
3594 .tx_rng_cfg_dma2_len(tx_rng_cfg_dma14_len[`RNG_LENGTH_WIDTH -1 :0]),
3595 .tx_rng_cfg_dma2_staddr(tx_rng_cfg_dma14_staddr[37:0]),
3596 .tx_rng_tail_dma2(tx_rng_tail_dma14[`PTR_WIDTH :0]),
3597 .tx_dma_cfg_dma2_rst(tx_dma_cfg_dma14_rst),
3598 .tx_dma_cfg_dma2_stop(tx_dma_cfg_dma14_stop),
3599 .tx_dma_cfg_dma2_stall(tx_dma_cfg_dma14_stall),
3600 .tx_dma_cfg_dma2_mbaddr(tx_dma_cfg_dma14_mbaddr[37:0]),
3601 .tx_cfg_dma2_enable_mb(tx_cfg_dma14_enable_mb),
3602 .tx_cfg_dma2_mk(tx_cfg_dma14_mk),
3603 .tx_cfg_dma2_mmk(tx_cfg_dma14_mmk),
3604 .tx_cs_dma2(tx_cs_dma14[63:0]),
3605 .tx_dma2_pre_st(tx_dma14_pre_st[63:0]),
3606 .tx_dma2_rng_err_logh(tx_dma14_rng_err_logh[63:0]),
3607 .tx_dma2_rng_err_logl(tx_dma14_rng_err_logl[63:0]),
3608 .intr_ldf0_dma2( tdmc_pio_intr[14] ),
3609 .intr_ldf1_dma2( tdmc_pio_intr[46] ),
3610
3611 // DMA15 - PIORegs Outs
3612 .page0_mask_dma3(page0_mask_dma15[31:0]),
3613 .page0_value_dma3(page0_value_dma15[31:0]),
3614 .page0_reloc_dma3(page0_reloc_dma15[31:0]),
3615 .page0_valid_dma3(page0_valid_dma15),
3616 .page1_mask_dma3(page1_mask_dma15[31:0]),
3617 .page1_value_dma3(page1_value_dma15[31:0]),
3618 .page1_reloc_dma3(page1_reloc_dma15[31:0]),
3619 .page1_valid_dma3(page1_valid_dma15),
3620 .dmc_txc_dma3_page_handle(dmc_txc_dma15_page_handle[19:0]),
3621 .dmc_txc_dma3_func_num(dmc_txc_dma15_func_num[1:0]),
3622 .tx_rng_cfg_dma3_len(tx_rng_cfg_dma15_len[`RNG_LENGTH_WIDTH -1 :0]),
3623 .tx_rng_cfg_dma3_staddr(tx_rng_cfg_dma15_staddr[37:0]),
3624 .tx_rng_tail_dma3(tx_rng_tail_dma15[`PTR_WIDTH :0]),
3625 .tx_dma_cfg_dma3_rst(tx_dma_cfg_dma15_rst),
3626 .tx_dma_cfg_dma3_stop(tx_dma_cfg_dma15_stop),
3627 .tx_dma_cfg_dma3_stall(tx_dma_cfg_dma15_stall),
3628 .tx_dma_cfg_dma3_mbaddr(tx_dma_cfg_dma15_mbaddr[37:0]),
3629 .tx_cfg_dma3_enable_mb(tx_cfg_dma15_enable_mb),
3630 .tx_cfg_dma3_mk(tx_cfg_dma15_mk),
3631 .tx_cfg_dma3_mmk(tx_cfg_dma15_mmk),
3632 .tx_cs_dma3(tx_cs_dma15[63:0]),
3633 .tx_dma3_pre_st(tx_dma15_pre_st[63:0]),
3634 .tx_dma3_rng_err_logh(tx_dma15_rng_err_logh[63:0]),
3635 .tx_dma3_rng_err_logl(tx_dma15_rng_err_logl[63:0]),
3636 .intr_ldf0_dma3( tdmc_pio_intr[15] ),
3637 .intr_ldf1_dma3( tdmc_pio_intr[47] ),
3638
3639 .dma_0_3_sl_data(dma_12_15_sl_data),
3640 .read_decode_invalid_dma0_3(read_decode_invalid_dma12_15),
3641 .dmc_txc_dma0_error ( dmc_txc_dma12_error),
3642 .dmc_txc_dma1_error( dmc_txc_dma13_error),
3643 .dmc_txc_dma2_error( dmc_txc_dma14_error),
3644 .dmc_txc_dma3_error( dmc_txc_dma15_error),
3645
3646
3647 // Inputs
3648 .SysClk(SysClk),
3649 .Reset_L(Reset_L),
3650 .Slave_Read(Slave_Read_dma12_15),
3651 .Slave_Sel(Slave_Sel_dma12_15),
3652 .Slave_Addr(Slave_Addr_dma12_15[19:0]),
3653 .Slave_DataIn(Slave_DataIn[63:0]),
3654 .slaveStrobe(slaveStrobe),
3655 .pio_clients_32b(pio_clients_32b_d_dma12_15),
3656
3657 .write_DMA0_Register(write_DMA12_Register),
3658 .write_DMA1_Register(write_DMA13_Register),
3659 .write_DMA2_Register(write_DMA14_Register),
3660 .write_DMA3_Register(write_DMA15_Register),
3661 .write_FZC_DMA0_Register(write_FZC_DMA12_Register),
3662 .write_FZC_DMA1_Register(write_FZC_DMA13_Register),
3663 .write_FZC_DMA2_Register(write_FZC_DMA14_Register),
3664 .write_FZC_DMA3_Register(write_FZC_DMA15_Register),
3665 .read_DMA_0_3_Regsister(read_DMA_12_15_Regsister[7:0]),
3666
3667
3668
3669 .txc_dmc_nack_pkt_rd_addr(txc_dmc_nack_pkt_rd_addr),
3670 .txc_dmc_p0_pkt_size_err_addr(txc_dmc_p0_pkt_size_err_addr),
3671 .txc_dmc_p0_pkt_size_err(txc_dmc_p0_pkt_size_err),
3672 .txc_dmc_nack_pkt_rd(txc_dmc_nack_pkt_rd),
3673 .txc_dmc_p1_pkt_size_err_addr(txc_dmc_p1_pkt_size_err_addr),
3674 .txc_dmc_p1_pkt_size_err(txc_dmc_p1_pkt_size_err),
3675 .txc_dmc_p2_pkt_size_err_addr(txc_dmc_p2_pkt_size_err_addr),
3676 .txc_dmc_p2_pkt_size_err(txc_dmc_p2_pkt_size_err),
3677 .txc_dmc_p3_pkt_size_err_addr(txc_dmc_p3_pkt_size_err_addr),
3678 .txc_dmc_p3_pkt_size_err(txc_dmc_p3_pkt_size_err),
3679
3680 .txpref_nack_resp(txpref_nack_resp),
3681 .txpref_nack_rd_addr(txpref_nack_rd_addr),
3682 .mbox_err_received(mbox_err_received),
3683
3684 .txc_dmc_dma0_inc_pkt_cnt(txc_dmc_dma12_inc_pkt_cnt),
3685 .txc_dmc_dma0_mark_bit(txc_dmc_dma12_mark_bit),
3686 .txc_dmc_dma1_inc_pkt_cnt(txc_dmc_dma13_inc_pkt_cnt),
3687 .txc_dmc_dma1_mark_bit(txc_dmc_dma13_mark_bit),
3688 .txc_dmc_dma2_inc_pkt_cnt(txc_dmc_dma14_inc_pkt_cnt),
3689 .txc_dmc_dma2_mark_bit(txc_dmc_dma14_mark_bit),
3690 .txc_dmc_dma3_inc_pkt_cnt(txc_dmc_dma15_inc_pkt_cnt),
3691 .txc_dmc_dma3_mark_bit(txc_dmc_dma15_mark_bit),
3692
3693
3694 // DMA12 - PIORegs Ins
3695 .tx_rng_head_dma0(tx_rng_head_dma12[`PTR_WIDTH :0]),
3696 .dma0_clear_reset(dma12_clear_reset),
3697 .set_cfg_dma0_mmk(set_cfg_dma12_mmk),
3698 .set_cfg_dma0_mk(set_cfg_dma12_mk),
3699 .clear_cfg_dma0_mb(clear_cfg_dma12_mb),
3700
3701 .set_pref_buf_par_err_dma0(set_pref_buf_par_err_dma12),
3702 .set_pkt_part_err_dma0(set_pkt_part_err_dma12),
3703 .pkt_part_error_address_dma0(pkt_part_error_address_dma12),
3704 .set_conf_part_error_dma0(set_conf_part_error_dma12),
3705 .set_tx_ring_oflow_dma0(set_tx_ring_oflow_dma12),
3706 .set_mbox_part_error_dma0(set_mbox_part_error_dma[12]),
3707
3708 .txc_dmc_p0_dma0_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[12]),
3709 .txc_dmc_dma0_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[12]),
3710 .txc_dmc_p1_dma0_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[12]),
3711 .txc_dmc_p2_dma0_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[12]),
3712 .txc_dmc_p3_dma0_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[12]),
3713
3714 .txpref_dma0_nack_resp(txpref_dma_nack_resp[12]),
3715 .mbox_ack_dma0_err_received (mbox_ack_dma_err_received[12]),
3716 .ShadowRingCurrentPtr_DMA0(ShadowRingCurrentPtr_DMA12),
3717 .tx_dma_cfg_dma0_stop_state(tx_dma_cfg_dma12_stop_state),
3718
3719 // DMA13 - PIORegs Ins
3720 .tx_rng_head_dma1(tx_rng_head_dma13[`PTR_WIDTH :0]),
3721 .dma1_clear_reset(dma13_clear_reset),
3722 .set_cfg_dma1_mmk(set_cfg_dma13_mmk),
3723 .set_cfg_dma1_mk(set_cfg_dma13_mk),
3724 .clear_cfg_dma1_mb(clear_cfg_dma13_mb),
3725
3726 .set_pref_buf_par_err_dma1(set_pref_buf_par_err_dma13),
3727 .set_pkt_part_err_dma1(set_pkt_part_err_dma13),
3728 .pkt_part_error_address_dma1(pkt_part_error_address_dma13),
3729 .set_conf_part_error_dma1(set_conf_part_error_dma13),
3730 .set_tx_ring_oflow_dma1(set_tx_ring_oflow_dma13),
3731 .set_mbox_part_error_dma1(set_mbox_part_error_dma[13]),
3732
3733 .txc_dmc_p0_dma1_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[13]),
3734 .txc_dmc_dma1_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[13]),
3735
3736 .txc_dmc_p1_dma1_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[13]),
3737
3738 .txc_dmc_p2_dma1_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[13]),
3739
3740 .txc_dmc_p3_dma1_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[13]),
3741
3742 .txpref_dma1_nack_resp(txpref_dma_nack_resp[13]),
3743 .mbox_ack_dma1_err_received (mbox_ack_dma_err_received[13]),
3744 .ShadowRingCurrentPtr_DMA1(ShadowRingCurrentPtr_DMA13),
3745 .tx_dma_cfg_dma1_stop_state(tx_dma_cfg_dma13_stop_state),
3746
3747 // DMA14 - PIORegs Ins
3748 .tx_rng_head_dma2(tx_rng_head_dma14[`PTR_WIDTH :0]),
3749 .dma2_clear_reset(dma14_clear_reset),
3750 .set_cfg_dma2_mmk(set_cfg_dma14_mmk),
3751 .set_cfg_dma2_mk(set_cfg_dma14_mk),
3752 .clear_cfg_dma2_mb(clear_cfg_dma14_mb),
3753
3754 .set_pref_buf_par_err_dma2(set_pref_buf_par_err_dma14),
3755 .set_pkt_part_err_dma2(set_pkt_part_err_dma14),
3756 .pkt_part_error_address_dma2(pkt_part_error_address_dma14),
3757 .set_conf_part_error_dma2(set_conf_part_error_dma14),
3758 .set_tx_ring_oflow_dma2(set_tx_ring_oflow_dma14),
3759 .set_mbox_part_error_dma2(set_mbox_part_error_dma[14]),
3760
3761 .txc_dmc_p0_dma2_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[14]),
3762 .txc_dmc_dma2_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[14]),
3763 .txc_dmc_p1_dma2_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[14]),
3764 .txc_dmc_p2_dma2_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[14]),
3765 .txc_dmc_p3_dma2_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[14]),
3766 .txpref_dma2_nack_resp(txpref_dma_nack_resp[14]),
3767 .mbox_ack_dma2_err_received (mbox_ack_dma_err_received[14]),
3768 .ShadowRingCurrentPtr_DMA2(ShadowRingCurrentPtr_DMA14),
3769 .tx_dma_cfg_dma2_stop_state(tx_dma_cfg_dma14_stop_state),
3770
3771 // DMA15 - PIORegs Ins
3772 .tx_rng_head_dma3(tx_rng_head_dma15[`PTR_WIDTH :0]),
3773 .dma3_clear_reset(dma15_clear_reset),
3774 .set_cfg_dma3_mmk(set_cfg_dma15_mmk),
3775 .set_cfg_dma3_mk(set_cfg_dma15_mk),
3776 .clear_cfg_dma3_mb(clear_cfg_dma15_mb),
3777
3778 .set_pref_buf_par_err_dma3(set_pref_buf_par_err_dma15),
3779 .set_pkt_part_err_dma3(set_pkt_part_err_dma15),
3780 .pkt_part_error_address_dma3(pkt_part_error_address_dma15),
3781 .set_conf_part_error_dma3(set_conf_part_error_dma15),
3782 .set_tx_ring_oflow_dma3(set_tx_ring_oflow_dma15),
3783 .set_mbox_part_error_dma3(set_mbox_part_error_dma[15]),
3784 .txc_dmc_p0_dma3_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[15]),
3785 .txc_dmc_dma3_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[15]),
3786 .txc_dmc_p1_dma3_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[15]),
3787 .txc_dmc_p2_dma3_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[15]),
3788 .txc_dmc_p3_dma3_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[15]),
3789 .txpref_dma3_nack_resp(txpref_dma_nack_resp[15]),
3790 .mbox_ack_dma3_err_received (mbox_ack_dma_err_received[15]),
3791 .ShadowRingCurrentPtr_DMA3(ShadowRingCurrentPtr_DMA15),
3792 .tx_dma_cfg_dma3_stop_state(tx_dma_cfg_dma15_stop_state)
3793
3794 );
3795
3796
3797
3798`ifdef NEPTUNE
3799
3800// Regsisters for DMAs 16 17 18 19
3801
3802 niu_tdmc_dmaregs niu_tdmc_dmaregs_16_19
3803 (/*AUTOJUNK*/
3804 // Outputs
3805 // DMA16 - PIORegs Outs
3806 .page0_mask_dma0(page0_mask_dma16[31:0]),
3807 .page0_value_dma0(page0_value_dma16[31:0]),
3808 .page0_reloc_dma0(page0_reloc_dma16[31:0]),
3809 .page0_valid_dma0(page0_valid_dma16),
3810 .page1_mask_dma0(page1_mask_dma16[31:0]),
3811 .page1_value_dma0(page1_value_dma16[31:0]),
3812 .page1_reloc_dma0(page1_reloc_dma16[31:0]),
3813 .page1_valid_dma0(page1_valid_dma16),
3814 .dmc_txc_dma0_page_handle(dmc_txc_dma16_page_handle[19:0]),
3815 .dmc_txc_dma0_func_num(dmc_txc_dma16_func_num[1:0]),
3816 .tx_rng_cfg_dma0_len(tx_rng_cfg_dma16_len[`RNG_LENGTH_WIDTH -1 :0]),
3817 .tx_rng_cfg_dma0_staddr(tx_rng_cfg_dma16_staddr[37:0]),
3818 .tx_rng_tail_dma0(tx_rng_tail_dma16[`PTR_WIDTH :0]),
3819 .tx_dma_cfg_dma0_rst(tx_dma_cfg_dma16_rst),
3820 .tx_dma_cfg_dma0_stop(tx_dma_cfg_dma16_stop),
3821 .tx_dma_cfg_dma0_stall(tx_dma_cfg_dma16_stall),
3822 .tx_dma_cfg_dma0_mbaddr(tx_dma_cfg_dma16_mbaddr[37:0]),
3823 .tx_cfg_dma0_enable_mb(tx_cfg_dma16_enable_mb),
3824 .tx_cfg_dma0_mk(tx_cfg_dma16_mk),
3825 .tx_cfg_dma0_mmk(tx_cfg_dma16_mmk),
3826 .tx_cs_dma0(tx_cs_dma16[63:0]),
3827 .tx_dma0_pre_st(tx_dma16_pre_st[63:0]),
3828 .tx_dma0_rng_err_logh(tx_dma16_rng_err_logh[63:0]),
3829 .tx_dma0_rng_err_logl(tx_dma16_rng_err_logl[63:0]),
3830 .intr_ldf0_dma0( tdmc_pio_intr[16] ),
3831 .intr_ldf1_dma0( tdmc_pio_intr[48] ),
3832
3833
3834 // DMA17 - PIORegs Outs
3835 .page0_mask_dma1(page0_mask_dma17[31:0]),
3836 .page0_value_dma1(page0_value_dma17[31:0]),
3837 .page0_reloc_dma1(page0_reloc_dma17[31:0]),
3838 .page0_valid_dma1(page0_valid_dma17),
3839 .page1_mask_dma1(page1_mask_dma17[31:0]),
3840 .page1_value_dma1(page1_value_dma17[31:0]),
3841 .page1_reloc_dma1(page1_reloc_dma17[31:0]),
3842 .page1_valid_dma1(page1_valid_dma17),
3843 .dmc_txc_dma1_page_handle(dmc_txc_dma17_page_handle[19:0]),
3844 .dmc_txc_dma1_func_num(dmc_txc_dma17_func_num[1:0]),
3845 .tx_rng_cfg_dma1_len(tx_rng_cfg_dma17_len[`RNG_LENGTH_WIDTH -1 :0]),
3846 .tx_rng_cfg_dma1_staddr(tx_rng_cfg_dma17_staddr[37:0]),
3847 .tx_rng_tail_dma1(tx_rng_tail_dma17[`PTR_WIDTH :0]),
3848 .tx_dma_cfg_dma1_rst(tx_dma_cfg_dma17_rst),
3849 .tx_dma_cfg_dma1_stop(tx_dma_cfg_dma17_stop),
3850 .tx_dma_cfg_dma1_stall(tx_dma_cfg_dma17_stall),
3851 .tx_dma_cfg_dma1_mbaddr(tx_dma_cfg_dma17_mbaddr[37:0]),
3852 .tx_cfg_dma1_enable_mb(tx_cfg_dma17_enable_mb),
3853 .tx_cfg_dma1_mk(tx_cfg_dma17_mk),
3854 .tx_cfg_dma1_mmk(tx_cfg_dma17_mmk),
3855 .tx_cs_dma1(tx_cs_dma17[63:0]),
3856 .tx_dma1_pre_st(tx_dma17_pre_st[63:0]),
3857 .tx_dma1_rng_err_logh(tx_dma17_rng_err_logh[63:0]),
3858 .tx_dma1_rng_err_logl(tx_dma17_rng_err_logl[63:0]),
3859 .intr_ldf0_dma1( tdmc_pio_intr[17] ),
3860 .intr_ldf1_dma1( tdmc_pio_intr[49] ),
3861
3862 // DMA18 - PIORegs Outs
3863 .page0_mask_dma2(page0_mask_dma18[31:0]),
3864 .page0_value_dma2(page0_value_dma18[31:0]),
3865 .page0_reloc_dma2(page0_reloc_dma18[31:0]),
3866 .page0_valid_dma2(page0_valid_dma18),
3867 .page1_mask_dma2(page1_mask_dma18[31:0]),
3868 .page1_value_dma2(page1_value_dma18[31:0]),
3869 .page1_reloc_dma2(page1_reloc_dma18[31:0]),
3870 .page1_valid_dma2(page1_valid_dma18),
3871 .dmc_txc_dma2_page_handle(dmc_txc_dma18_page_handle[19:0]),
3872 .dmc_txc_dma2_func_num(dmc_txc_dma18_func_num[1:0]),
3873 .tx_rng_cfg_dma2_len(tx_rng_cfg_dma18_len[`RNG_LENGTH_WIDTH -1 :0]),
3874 .tx_rng_cfg_dma2_staddr(tx_rng_cfg_dma18_staddr[37:0]),
3875 .tx_rng_tail_dma2(tx_rng_tail_dma18[`PTR_WIDTH :0]),
3876 .tx_dma_cfg_dma2_rst(tx_dma_cfg_dma18_rst),
3877 .tx_dma_cfg_dma2_stop(tx_dma_cfg_dma18_stop),
3878 .tx_dma_cfg_dma2_stall(tx_dma_cfg_dma18_stall),
3879 .tx_dma_cfg_dma2_mbaddr(tx_dma_cfg_dma18_mbaddr[37:0]),
3880 .tx_cfg_dma2_enable_mb(tx_cfg_dma18_enable_mb),
3881 .tx_cfg_dma2_mk(tx_cfg_dma18_mk),
3882 .tx_cfg_dma2_mmk(tx_cfg_dma18_mmk),
3883 .tx_cs_dma2(tx_cs_dma18[63:0]),
3884 .tx_dma2_pre_st(tx_dma18_pre_st[63:0]),
3885 .tx_dma2_rng_err_logh(tx_dma18_rng_err_logh[63:0]),
3886 .tx_dma2_rng_err_logl(tx_dma18_rng_err_logl[63:0]),
3887 .intr_ldf0_dma2( tdmc_pio_intr[18] ),
3888 .intr_ldf1_dma2( tdmc_pio_intr[50] ),
3889
3890 // DMA19 - PIORegs Outs
3891 .page0_mask_dma3(page0_mask_dma19[31:0]),
3892 .page0_value_dma3(page0_value_dma19[31:0]),
3893 .page0_reloc_dma3(page0_reloc_dma19[31:0]),
3894 .page0_valid_dma3(page0_valid_dma19),
3895 .page1_mask_dma3(page1_mask_dma19[31:0]),
3896 .page1_value_dma3(page1_value_dma19[31:0]),
3897 .page1_reloc_dma3(page1_reloc_dma19[31:0]),
3898 .page1_valid_dma3(page1_valid_dma19),
3899 .dmc_txc_dma3_page_handle(dmc_txc_dma19_page_handle[19:0]),
3900 .dmc_txc_dma3_func_num(dmc_txc_dma19_func_num[1:0]),
3901 .tx_rng_cfg_dma3_len(tx_rng_cfg_dma19_len[`RNG_LENGTH_WIDTH -1 :0]),
3902 .tx_rng_cfg_dma3_staddr(tx_rng_cfg_dma19_staddr[37:0]),
3903 .tx_rng_tail_dma3(tx_rng_tail_dma19[`PTR_WIDTH :0]),
3904 .tx_dma_cfg_dma3_rst(tx_dma_cfg_dma19_rst),
3905 .tx_dma_cfg_dma3_stop(tx_dma_cfg_dma19_stop),
3906 .tx_dma_cfg_dma3_stall(tx_dma_cfg_dma19_stall),
3907 .tx_dma_cfg_dma3_mbaddr(tx_dma_cfg_dma19_mbaddr[37:0]),
3908 .tx_cfg_dma3_enable_mb(tx_cfg_dma19_enable_mb),
3909 .tx_cfg_dma3_mk(tx_cfg_dma19_mk),
3910 .tx_cfg_dma3_mmk(tx_cfg_dma19_mmk),
3911 .tx_cs_dma3(tx_cs_dma19[63:0]),
3912 .tx_dma3_pre_st(tx_dma19_pre_st[63:0]),
3913 .tx_dma3_rng_err_logh(tx_dma19_rng_err_logh[63:0]),
3914 .tx_dma3_rng_err_logl(tx_dma19_rng_err_logl[63:0]),
3915 .intr_ldf0_dma3( tdmc_pio_intr[19] ),
3916 .intr_ldf1_dma3( tdmc_pio_intr[51] ),
3917
3918 .dma_0_3_sl_data(dma_16_19_sl_data),
3919 .read_decode_invalid_dma0_3(read_decode_invalid_dma16_19),
3920 .dmc_txc_dma0_error ( dmc_txc_dma16_error),
3921 .dmc_txc_dma1_error( dmc_txc_dma17_error),
3922 .dmc_txc_dma2_error( dmc_txc_dma18_error),
3923 .dmc_txc_dma3_error( dmc_txc_dma19_error),
3924
3925 // Inputs
3926 .SysClk(SysClk),
3927 .Reset_L(Reset_L),
3928 .Slave_Read(Slave_Read_dma16_19),
3929 .Slave_Sel(Slave_Sel_dma16_19),
3930 .Slave_Addr(Slave_Addr_dma16_19[19:0]),
3931 .Slave_DataIn(Slave_DataIn[63:0]),
3932 .slaveStrobe(slaveStrobe),
3933 .pio_clients_32b(pio_clients_32b_d_dma16_19),
3934
3935 .write_DMA0_Register(write_DMA16_Register),
3936 .write_DMA1_Register(write_DMA17_Register),
3937 .write_DMA2_Register(write_DMA18_Register),
3938 .write_DMA3_Register(write_DMA19_Register),
3939 .write_FZC_DMA0_Register(write_FZC_DMA16_Register),
3940 .write_FZC_DMA1_Register(write_FZC_DMA17_Register),
3941 .write_FZC_DMA2_Register(write_FZC_DMA18_Register),
3942 .write_FZC_DMA3_Register(write_FZC_DMA19_Register),
3943 .read_DMA_0_3_Regsister(read_DMA_16_19_Regsister[7:0]),
3944
3945 .txc_dmc_nack_pkt_rd_addr(txc_dmc_nack_pkt_rd_addr),
3946 .txc_dmc_p0_pkt_size_err_addr(txc_dmc_p0_pkt_size_err_addr),
3947 .txc_dmc_p0_pkt_size_err(txc_dmc_p0_pkt_size_err),
3948 .txc_dmc_nack_pkt_rd(txc_dmc_nack_pkt_rd),
3949 .txc_dmc_p1_pkt_size_err_addr(txc_dmc_p1_pkt_size_err_addr),
3950 .txc_dmc_p1_pkt_size_err(txc_dmc_p1_pkt_size_err),
3951 .txc_dmc_p2_pkt_size_err_addr(txc_dmc_p2_pkt_size_err_addr),
3952 .txc_dmc_p2_pkt_size_err(txc_dmc_p2_pkt_size_err),
3953 .txc_dmc_p3_pkt_size_err_addr(txc_dmc_p3_pkt_size_err_addr),
3954 .txc_dmc_p3_pkt_size_err(txc_dmc_p3_pkt_size_err),
3955
3956 .txpref_nack_resp(txpref_nack_resp),
3957 .txpref_nack_rd_addr(txpref_nack_rd_addr),
3958 .mbox_err_received(mbox_err_received),
3959
3960 .txc_dmc_dma0_inc_pkt_cnt(txc_dmc_dma16_inc_pkt_cnt),
3961 .txc_dmc_dma0_mark_bit(txc_dmc_dma16_mark_bit),
3962 .txc_dmc_dma1_inc_pkt_cnt(txc_dmc_dma17_inc_pkt_cnt),
3963 .txc_dmc_dma1_mark_bit(txc_dmc_dma17_mark_bit),
3964 .txc_dmc_dma2_inc_pkt_cnt(txc_dmc_dma18_inc_pkt_cnt),
3965 .txc_dmc_dma2_mark_bit(txc_dmc_dma18_mark_bit),
3966 .txc_dmc_dma3_inc_pkt_cnt(txc_dmc_dma19_inc_pkt_cnt),
3967 .txc_dmc_dma3_mark_bit(txc_dmc_dma19_mark_bit),
3968
3969
3970 // DMA16 - PIORegs Ins
3971 .tx_rng_head_dma0(tx_rng_head_dma16[`PTR_WIDTH :0]),
3972 .dma0_clear_reset(dma16_clear_reset),
3973 .set_cfg_dma0_mmk(set_cfg_dma16_mmk),
3974 .set_cfg_dma0_mk(set_cfg_dma16_mk),
3975 .clear_cfg_dma0_mb(clear_cfg_dma16_mb),
3976
3977 .set_pref_buf_par_err_dma0(set_pref_buf_par_err_dma16),
3978 .set_pkt_part_err_dma0(set_pkt_part_err_dma16),
3979 .pkt_part_error_address_dma0(pkt_part_error_address_dma16),
3980 .set_conf_part_error_dma0(set_conf_part_error_dma16),
3981 .set_tx_ring_oflow_dma0(set_tx_ring_oflow_dma16),
3982 .set_mbox_part_error_dma0(set_mbox_part_error_dma[16]),
3983
3984 .txc_dmc_p0_dma0_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[16]),
3985 .txc_dmc_dma0_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[16]),
3986 .txc_dmc_p1_dma0_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[16]),
3987 .txc_dmc_p2_dma0_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[16]),
3988 .txc_dmc_p3_dma0_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[16]),
3989
3990 .txpref_dma0_nack_resp(txpref_dma_nack_resp[16]),
3991 .mbox_ack_dma0_err_received (mbox_ack_dma_err_received[16]),
3992 .ShadowRingCurrentPtr_DMA0(ShadowRingCurrentPtr_DMA16),
3993 .tx_dma_cfg_dma0_stop_state(tx_dma_cfg_dma16_stop_state),
3994
3995 // DMA17 - PIORegs Ins
3996 .tx_rng_head_dma1(tx_rng_head_dma17[`PTR_WIDTH :0]),
3997 .dma1_clear_reset(dma17_clear_reset),
3998 .set_cfg_dma1_mmk(set_cfg_dma17_mmk),
3999 .set_cfg_dma1_mk(set_cfg_dma17_mk),
4000 .clear_cfg_dma1_mb(clear_cfg_dma17_mb),
4001
4002 .set_pref_buf_par_err_dma1(set_pref_buf_par_err_dma17),
4003 .set_pkt_part_err_dma1(set_pkt_part_err_dma17),
4004 .pkt_part_error_address_dma1(pkt_part_error_address_dma17),
4005 .set_conf_part_error_dma1(set_conf_part_error_dma17),
4006 .set_tx_ring_oflow_dma1(set_tx_ring_oflow_dma17),
4007 .set_mbox_part_error_dma1(set_mbox_part_error_dma[17]),
4008
4009
4010 .txc_dmc_p0_dma1_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[17]),
4011 .txc_dmc_dma1_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[17]),
4012
4013 .txc_dmc_p1_dma1_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[17]),
4014
4015 .txc_dmc_p2_dma1_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[17]),
4016
4017 .txc_dmc_p3_dma1_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[17]),
4018 .txpref_dma1_nack_resp(txpref_dma_nack_resp[17]),
4019 .mbox_ack_dma1_err_received (mbox_ack_dma_err_received[17]),
4020 .ShadowRingCurrentPtr_DMA1(ShadowRingCurrentPtr_DMA17),
4021 .tx_dma_cfg_dma1_stop_state(tx_dma_cfg_dma17_stop_state),
4022
4023 // DMA18 - PIORegs Ins
4024 .tx_rng_head_dma2(tx_rng_head_dma18[`PTR_WIDTH :0]),
4025 .dma2_clear_reset(dma18_clear_reset),
4026 .set_cfg_dma2_mmk(set_cfg_dma18_mmk),
4027 .set_cfg_dma2_mk(set_cfg_dma18_mk),
4028 .clear_cfg_dma2_mb(clear_cfg_dma18_mb),
4029
4030 .set_pref_buf_par_err_dma2(set_pref_buf_par_err_dma18),
4031 .set_pkt_part_err_dma2(set_pkt_part_err_dma18),
4032 .pkt_part_error_address_dma2(pkt_part_error_address_dma18),
4033 .set_conf_part_error_dma2(set_conf_part_error_dma18),
4034 .set_tx_ring_oflow_dma2(set_tx_ring_oflow_dma18),
4035 .set_mbox_part_error_dma2(set_mbox_part_error_dma[18]),
4036
4037 .txc_dmc_p0_dma2_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[18]),
4038 .txc_dmc_dma2_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[18]),
4039 .txc_dmc_p1_dma2_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[18]),
4040 .txc_dmc_p2_dma2_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[18]),
4041 .txc_dmc_p3_dma2_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[18]),
4042 .txpref_dma2_nack_resp(txpref_dma_nack_resp[18]),
4043 .mbox_ack_dma2_err_received (mbox_ack_dma_err_received[18]),
4044 .ShadowRingCurrentPtr_DMA2(ShadowRingCurrentPtr_DMA18),
4045 .tx_dma_cfg_dma2_stop_state(tx_dma_cfg_dma18_stop_state),
4046
4047 // DMA19 - PIORegs Ins
4048 .tx_rng_head_dma3(tx_rng_head_dma19[`PTR_WIDTH :0]),
4049 .dma3_clear_reset(dma19_clear_reset),
4050 .set_cfg_dma3_mmk(set_cfg_dma19_mmk),
4051 .set_cfg_dma3_mk(set_cfg_dma19_mk),
4052 .clear_cfg_dma3_mb(clear_cfg_dma19_mb),
4053
4054 .set_pref_buf_par_err_dma3(set_pref_buf_par_err_dma19),
4055 .set_pkt_part_err_dma3(set_pkt_part_err_dma19),
4056 .pkt_part_error_address_dma3(pkt_part_error_address_dma19),
4057 .set_conf_part_error_dma3(set_conf_part_error_dma19),
4058 .set_tx_ring_oflow_dma3(set_tx_ring_oflow_dma19),
4059 .set_mbox_part_error_dma3(set_mbox_part_error_dma[19]),
4060 .txc_dmc_p0_dma3_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[19]),
4061 .txc_dmc_dma3_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[19]),
4062 .txc_dmc_p1_dma3_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[19]),
4063 .txc_dmc_p2_dma3_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[19]),
4064 .txc_dmc_p3_dma3_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[19]),
4065
4066 .txpref_dma3_nack_resp(txpref_dma_nack_resp[19]),
4067 .mbox_ack_dma3_err_received (mbox_ack_dma_err_received[19]),
4068 .ShadowRingCurrentPtr_DMA3(ShadowRingCurrentPtr_DMA19),
4069 .tx_dma_cfg_dma3_stop_state(tx_dma_cfg_dma19_stop_state)
4070
4071 );
4072
4073
4074
4075// Regsisters for DMAs 20 21 22 23
4076
4077 niu_tdmc_dmaregs niu_tdmc_dmaregs_20_23
4078 (/*AUTOJUNK*/
4079 // Outputs
4080 // DMA20 - PIORegs Outs
4081 .page0_mask_dma0(page0_mask_dma20[31:0]),
4082 .page0_value_dma0(page0_value_dma20[31:0]),
4083 .page0_reloc_dma0(page0_reloc_dma20[31:0]),
4084 .page0_valid_dma0(page0_valid_dma20),
4085 .page1_mask_dma0(page1_mask_dma20[31:0]),
4086 .page1_value_dma0(page1_value_dma20[31:0]),
4087 .page1_reloc_dma0(page1_reloc_dma20[31:0]),
4088 .page1_valid_dma0(page1_valid_dma20),
4089 .dmc_txc_dma0_page_handle(dmc_txc_dma20_page_handle[19:0]),
4090 .dmc_txc_dma0_func_num(dmc_txc_dma20_func_num[1:0]),
4091 .tx_rng_cfg_dma0_len(tx_rng_cfg_dma20_len[`RNG_LENGTH_WIDTH -1 :0]),
4092 .tx_rng_cfg_dma0_staddr(tx_rng_cfg_dma20_staddr[37:0]),
4093 .tx_rng_tail_dma0(tx_rng_tail_dma20[`PTR_WIDTH :0]),
4094 .tx_dma_cfg_dma0_rst(tx_dma_cfg_dma20_rst),
4095 .tx_dma_cfg_dma0_stop(tx_dma_cfg_dma20_stop),
4096 .tx_dma_cfg_dma0_stall(tx_dma_cfg_dma20_stall),
4097 .tx_dma_cfg_dma0_mbaddr(tx_dma_cfg_dma20_mbaddr[37:0]),
4098 .tx_cfg_dma0_enable_mb(tx_cfg_dma20_enable_mb),
4099 .tx_cfg_dma0_mk(tx_cfg_dma20_mk),
4100 .tx_cfg_dma0_mmk(tx_cfg_dma20_mmk),
4101 .tx_cs_dma0(tx_cs_dma20[63:0]),
4102 .tx_dma0_pre_st(tx_dma20_pre_st[63:0]),
4103 .tx_dma0_rng_err_logh(tx_dma20_rng_err_logh[63:0]),
4104 .tx_dma0_rng_err_logl(tx_dma20_rng_err_logl[63:0]),
4105 .intr_ldf0_dma0( tdmc_pio_intr[20] ),
4106 .intr_ldf1_dma0( tdmc_pio_intr[52] ),
4107
4108
4109 // DMA21 - PIORegs Outs
4110 .page0_mask_dma1(page0_mask_dma21[31:0]),
4111 .page0_value_dma1(page0_value_dma21[31:0]),
4112 .page0_reloc_dma1(page0_reloc_dma21[31:0]),
4113 .page0_valid_dma1(page0_valid_dma21),
4114 .page1_mask_dma1(page1_mask_dma21[31:0]),
4115 .page1_value_dma1(page1_value_dma21[31:0]),
4116 .page1_reloc_dma1(page1_reloc_dma21[31:0]),
4117 .page1_valid_dma1(page1_valid_dma21),
4118 .dmc_txc_dma1_page_handle(dmc_txc_dma21_page_handle[19:0]),
4119 .dmc_txc_dma1_func_num(dmc_txc_dma21_func_num[1:0]),
4120 .tx_rng_cfg_dma1_len(tx_rng_cfg_dma21_len[`RNG_LENGTH_WIDTH -1 :0]),
4121 .tx_rng_cfg_dma1_staddr(tx_rng_cfg_dma21_staddr[37:0]),
4122 .tx_rng_tail_dma1(tx_rng_tail_dma21[`PTR_WIDTH :0]),
4123 .tx_dma_cfg_dma1_rst(tx_dma_cfg_dma21_rst),
4124 .tx_dma_cfg_dma1_stop(tx_dma_cfg_dma21_stop),
4125 .tx_dma_cfg_dma1_stall(tx_dma_cfg_dma21_stall),
4126 .tx_dma_cfg_dma1_mbaddr(tx_dma_cfg_dma21_mbaddr[37:0]),
4127 .tx_cfg_dma1_enable_mb(tx_cfg_dma21_enable_mb),
4128 .tx_cfg_dma1_mk(tx_cfg_dma21_mk),
4129 .tx_cfg_dma1_mmk(tx_cfg_dma21_mmk),
4130 .tx_cs_dma1(tx_cs_dma21[63:0]),
4131 .tx_dma1_pre_st(tx_dma21_pre_st[63:0]),
4132 .tx_dma1_rng_err_logh(tx_dma21_rng_err_logh[63:0]),
4133 .tx_dma1_rng_err_logl(tx_dma21_rng_err_logl[63:0]),
4134 .intr_ldf0_dma1( tdmc_pio_intr[21] ),
4135 .intr_ldf1_dma1( tdmc_pio_intr[53] ),
4136
4137 // DMA22 - PIORegs Outs
4138 .page0_mask_dma2(page0_mask_dma22[31:0]),
4139 .page0_value_dma2(page0_value_dma22[31:0]),
4140 .page0_reloc_dma2(page0_reloc_dma22[31:0]),
4141 .page0_valid_dma2(page0_valid_dma22),
4142 .page1_mask_dma2(page1_mask_dma22[31:0]),
4143 .page1_value_dma2(page1_value_dma22[31:0]),
4144 .page1_reloc_dma2(page1_reloc_dma22[31:0]),
4145 .page1_valid_dma2(page1_valid_dma22),
4146 .dmc_txc_dma2_page_handle(dmc_txc_dma22_page_handle[19:0]),
4147 .dmc_txc_dma2_func_num(dmc_txc_dma22_func_num[1:0]),
4148 .tx_rng_cfg_dma2_len(tx_rng_cfg_dma22_len[`RNG_LENGTH_WIDTH -1 :0]),
4149 .tx_rng_cfg_dma2_staddr(tx_rng_cfg_dma22_staddr[37:0]),
4150 .tx_rng_tail_dma2(tx_rng_tail_dma22[`PTR_WIDTH :0]),
4151 .tx_dma_cfg_dma2_rst(tx_dma_cfg_dma22_rst),
4152 .tx_dma_cfg_dma2_stop(tx_dma_cfg_dma22_stop),
4153 .tx_dma_cfg_dma2_stall(tx_dma_cfg_dma22_stall),
4154 .tx_dma_cfg_dma2_mbaddr(tx_dma_cfg_dma22_mbaddr[37:0]),
4155 .tx_cfg_dma2_enable_mb(tx_cfg_dma22_enable_mb),
4156 .tx_cfg_dma2_mk(tx_cfg_dma22_mk),
4157 .tx_cfg_dma2_mmk(tx_cfg_dma22_mmk),
4158 .tx_cs_dma2(tx_cs_dma22[63:0]),
4159 .tx_dma2_pre_st(tx_dma22_pre_st[63:0]),
4160 .tx_dma2_rng_err_logh(tx_dma22_rng_err_logh[63:0]),
4161 .tx_dma2_rng_err_logl(tx_dma22_rng_err_logl[63:0]),
4162 .intr_ldf0_dma2( tdmc_pio_intr[22] ),
4163 .intr_ldf1_dma2( tdmc_pio_intr[54] ),
4164
4165 // DMA23 - PIORegs Outs
4166 .page0_mask_dma3(page0_mask_dma23[31:0]),
4167 .page0_value_dma3(page0_value_dma23[31:0]),
4168 .page0_reloc_dma3(page0_reloc_dma23[31:0]),
4169 .page0_valid_dma3(page0_valid_dma23),
4170 .page1_mask_dma3(page1_mask_dma23[31:0]),
4171 .page1_value_dma3(page1_value_dma23[31:0]),
4172 .page1_reloc_dma3(page1_reloc_dma23[31:0]),
4173 .page1_valid_dma3(page1_valid_dma23),
4174 .dmc_txc_dma3_page_handle(dmc_txc_dma23_page_handle[19:0]),
4175 .dmc_txc_dma3_func_num(dmc_txc_dma23_func_num[1:0]),
4176 .tx_rng_cfg_dma3_len(tx_rng_cfg_dma23_len[`RNG_LENGTH_WIDTH -1 :0]),
4177 .tx_rng_cfg_dma3_staddr(tx_rng_cfg_dma23_staddr[37:0]),
4178 .tx_rng_tail_dma3(tx_rng_tail_dma23[`PTR_WIDTH :0]),
4179 .tx_dma_cfg_dma3_rst(tx_dma_cfg_dma23_rst),
4180 .tx_dma_cfg_dma3_stop(tx_dma_cfg_dma23_stop),
4181 .tx_dma_cfg_dma3_stall(tx_dma_cfg_dma23_stall),
4182 .tx_dma_cfg_dma3_mbaddr(tx_dma_cfg_dma23_mbaddr[37:0]),
4183 .tx_cfg_dma3_enable_mb(tx_cfg_dma23_enable_mb),
4184 .tx_cfg_dma3_mk(tx_cfg_dma23_mk),
4185 .tx_cfg_dma3_mmk(tx_cfg_dma23_mmk),
4186 .tx_cs_dma3(tx_cs_dma23[63:0]),
4187 .tx_dma3_pre_st(tx_dma23_pre_st[63:0]),
4188 .tx_dma3_rng_err_logh(tx_dma23_rng_err_logh[63:0]),
4189 .tx_dma3_rng_err_logl(tx_dma23_rng_err_logl[63:0]),
4190 .intr_ldf0_dma3( tdmc_pio_intr[23] ),
4191 .intr_ldf1_dma3( tdmc_pio_intr[55] ),
4192
4193 .dma_0_3_sl_data(dma_20_23_sl_data),
4194 .read_decode_invalid_dma0_3(read_decode_invalid_dma20_23),
4195 .dmc_txc_dma0_error ( dmc_txc_dma20_error),
4196 .dmc_txc_dma1_error( dmc_txc_dma21_error),
4197 .dmc_txc_dma2_error( dmc_txc_dma22_error),
4198 .dmc_txc_dma3_error( dmc_txc_dma23_error),
4199
4200 // Inputs
4201 .SysClk(SysClk),
4202 .Reset_L(Reset_L),
4203 .Slave_Read(Slave_Read_dma20_23),
4204 .Slave_Sel(Slave_Sel_dma20_23),
4205 .Slave_Addr(Slave_Addr_dma20_23[19:0]),
4206 .Slave_DataIn(Slave_DataIn[63:0]),
4207 .slaveStrobe(slaveStrobe),
4208 .pio_clients_32b(pio_clients_32b_d_dma20_23),
4209
4210 .write_DMA0_Register(write_DMA20_Register),
4211 .write_DMA1_Register(write_DMA21_Register),
4212 .write_DMA2_Register(write_DMA22_Register),
4213 .write_DMA3_Register(write_DMA23_Register),
4214 .write_FZC_DMA0_Register(write_FZC_DMA20_Register),
4215 .write_FZC_DMA1_Register(write_FZC_DMA21_Register),
4216 .write_FZC_DMA2_Register(write_FZC_DMA22_Register),
4217 .write_FZC_DMA3_Register(write_FZC_DMA23_Register),
4218 .read_DMA_0_3_Regsister(read_DMA_20_23_Regsister[7:0]),
4219
4220
4221
4222 .txc_dmc_nack_pkt_rd_addr(txc_dmc_nack_pkt_rd_addr),
4223 .txc_dmc_p0_pkt_size_err_addr(txc_dmc_p0_pkt_size_err_addr),
4224 .txc_dmc_p0_pkt_size_err(txc_dmc_p0_pkt_size_err),
4225 .txc_dmc_nack_pkt_rd(txc_dmc_nack_pkt_rd),
4226 .txc_dmc_p1_pkt_size_err_addr(txc_dmc_p1_pkt_size_err_addr),
4227 .txc_dmc_p1_pkt_size_err(txc_dmc_p1_pkt_size_err),
4228 .txc_dmc_p2_pkt_size_err_addr(txc_dmc_p2_pkt_size_err_addr),
4229 .txc_dmc_p2_pkt_size_err(txc_dmc_p2_pkt_size_err),
4230 .txc_dmc_p3_pkt_size_err_addr(txc_dmc_p3_pkt_size_err_addr),
4231 .txc_dmc_p3_pkt_size_err(txc_dmc_p3_pkt_size_err),
4232
4233 .txpref_nack_resp(txpref_nack_resp),
4234 .txpref_nack_rd_addr(txpref_nack_rd_addr),
4235 .mbox_err_received(mbox_err_received),
4236
4237 .txc_dmc_dma0_inc_pkt_cnt(txc_dmc_dma20_inc_pkt_cnt),
4238 .txc_dmc_dma0_mark_bit(txc_dmc_dma20_mark_bit),
4239 .txc_dmc_dma1_inc_pkt_cnt(txc_dmc_dma21_inc_pkt_cnt),
4240 .txc_dmc_dma1_mark_bit(txc_dmc_dma21_mark_bit),
4241 .txc_dmc_dma2_inc_pkt_cnt(txc_dmc_dma22_inc_pkt_cnt),
4242 .txc_dmc_dma2_mark_bit(txc_dmc_dma22_mark_bit),
4243 .txc_dmc_dma3_inc_pkt_cnt(txc_dmc_dma23_inc_pkt_cnt),
4244 .txc_dmc_dma3_mark_bit(txc_dmc_dma23_mark_bit),
4245
4246 // DMA20 - PIORegs Ins
4247 .tx_rng_head_dma0(tx_rng_head_dma20[`PTR_WIDTH :0]),
4248 .dma0_clear_reset(dma20_clear_reset),
4249 .set_cfg_dma0_mmk(set_cfg_dma20_mmk),
4250 .set_cfg_dma0_mk(set_cfg_dma20_mk),
4251 .clear_cfg_dma0_mb(clear_cfg_dma20_mb),
4252
4253 .set_pref_buf_par_err_dma0(set_pref_buf_par_err_dma20),
4254 .set_pkt_part_err_dma0(set_pkt_part_err_dma20),
4255 .pkt_part_error_address_dma0(pkt_part_error_address_dma20),
4256 .set_conf_part_error_dma0(set_conf_part_error_dma20),
4257 .set_tx_ring_oflow_dma0(set_tx_ring_oflow_dma20),
4258 .set_mbox_part_error_dma0(set_mbox_part_error_dma[20]),
4259
4260 .txc_dmc_p0_dma0_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[20]),
4261 .txc_dmc_dma0_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[20]),
4262 .txc_dmc_p1_dma0_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[20]),
4263 .txc_dmc_p2_dma0_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[20]),
4264 .txc_dmc_p3_dma0_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[20]),
4265
4266 .txpref_dma0_nack_resp(txpref_dma_nack_resp[20]),
4267 .mbox_ack_dma0_err_received (mbox_ack_dma_err_received[20]),
4268 .ShadowRingCurrentPtr_DMA0(ShadowRingCurrentPtr_DMA20),
4269 .tx_dma_cfg_dma0_stop_state(tx_dma_cfg_dma20_stop_state),
4270
4271 // DMA21 - PIORegs Ins
4272 .tx_rng_head_dma1(tx_rng_head_dma21[`PTR_WIDTH :0]),
4273 .dma1_clear_reset(dma21_clear_reset),
4274 .set_cfg_dma1_mmk(set_cfg_dma21_mmk),
4275 .set_cfg_dma1_mk(set_cfg_dma21_mk),
4276 .clear_cfg_dma1_mb(clear_cfg_dma21_mb),
4277
4278 .set_pref_buf_par_err_dma1(set_pref_buf_par_err_dma21),
4279 .set_pkt_part_err_dma1(set_pkt_part_err_dma21),
4280 .pkt_part_error_address_dma1(pkt_part_error_address_dma21),
4281 .set_conf_part_error_dma1(set_conf_part_error_dma21),
4282 .set_tx_ring_oflow_dma1(set_tx_ring_oflow_dma21),
4283 .set_mbox_part_error_dma1(set_mbox_part_error_dma[21]),
4284
4285
4286 .txc_dmc_p0_dma1_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[21]),
4287 .txc_dmc_dma1_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[21]),
4288
4289 .txc_dmc_p1_dma1_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[21]),
4290
4291 .txc_dmc_p2_dma1_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[21]),
4292
4293 .txc_dmc_p3_dma1_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[21]),
4294
4295 .txpref_dma1_nack_resp(txpref_dma_nack_resp[21]),
4296 .mbox_ack_dma1_err_received (mbox_ack_dma_err_received[21]),
4297 .ShadowRingCurrentPtr_DMA1(ShadowRingCurrentPtr_DMA21),
4298 .tx_dma_cfg_dma1_stop_state(tx_dma_cfg_dma21_stop_state),
4299
4300 // DMA22 - PIORegs Ins
4301 .tx_rng_head_dma2(tx_rng_head_dma22[`PTR_WIDTH :0]),
4302 .dma2_clear_reset(dma22_clear_reset),
4303 .set_cfg_dma2_mmk(set_cfg_dma22_mmk),
4304 .set_cfg_dma2_mk(set_cfg_dma22_mk),
4305 .clear_cfg_dma2_mb(clear_cfg_dma22_mb),
4306
4307 .set_pref_buf_par_err_dma2(set_pref_buf_par_err_dma22),
4308 .set_pkt_part_err_dma2(set_pkt_part_err_dma22),
4309 .pkt_part_error_address_dma2(pkt_part_error_address_dma22),
4310 .set_conf_part_error_dma2(set_conf_part_error_dma22),
4311 .set_tx_ring_oflow_dma2(set_tx_ring_oflow_dma22),
4312 .set_mbox_part_error_dma2(set_mbox_part_error_dma[22]),
4313
4314
4315 .txc_dmc_p0_dma2_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[22]),
4316 .txc_dmc_dma2_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[22]),
4317 .txc_dmc_p1_dma2_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[22]),
4318 .txc_dmc_p2_dma2_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[22]),
4319 .txc_dmc_p3_dma2_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[22]),
4320 .txpref_dma2_nack_resp(txpref_dma_nack_resp[22]),
4321 .mbox_ack_dma2_err_received (mbox_ack_dma_err_received[22]),
4322 .ShadowRingCurrentPtr_DMA2(ShadowRingCurrentPtr_DMA22),
4323 .tx_dma_cfg_dma2_stop_state(tx_dma_cfg_dma22_stop_state),
4324
4325 // DMA23 - PIORegs Ins
4326 .tx_rng_head_dma3(tx_rng_head_dma23[`PTR_WIDTH :0]),
4327 .dma3_clear_reset(dma23_clear_reset),
4328 .set_cfg_dma3_mmk(set_cfg_dma23_mmk),
4329 .set_cfg_dma3_mk(set_cfg_dma23_mk),
4330 .clear_cfg_dma3_mb(clear_cfg_dma23_mb),
4331
4332 .set_pref_buf_par_err_dma3(set_pref_buf_par_err_dma23),
4333 .set_pkt_part_err_dma3(set_pkt_part_err_dma23),
4334 .pkt_part_error_address_dma3(pkt_part_error_address_dma23),
4335 .set_conf_part_error_dma3(set_conf_part_error_dma23),
4336 .set_tx_ring_oflow_dma3(set_tx_ring_oflow_dma23),
4337 .set_mbox_part_error_dma3(set_mbox_part_error_dma[23]),
4338 .txc_dmc_p0_dma3_pkt_size_err(txc_dmc_p0_dma_pkt_size_err[23]),
4339 .txc_dmc_dma3_nack_pkt_rd(txc_dmc_dma_nack_pkt_rd[23]),
4340 .txc_dmc_p1_dma3_pkt_size_err(txc_dmc_p1_dma_pkt_size_err[23]),
4341 .txc_dmc_p2_dma3_pkt_size_err(txc_dmc_p2_dma_pkt_size_err[23]),
4342 .txc_dmc_p3_dma3_pkt_size_err(txc_dmc_p3_dma_pkt_size_err[23]),
4343 .txpref_dma3_nack_resp(txpref_dma_nack_resp[23]),
4344 .mbox_ack_dma3_err_received (mbox_ack_dma_err_received[23]),
4345 .ShadowRingCurrentPtr_DMA3(ShadowRingCurrentPtr_DMA23),
4346 .tx_dma_cfg_dma3_stop_state(tx_dma_cfg_dma23_stop_state)
4347
4348 );
4349
4350
4351
4352`else // !ifdef NEPTUNE
4353`endif // !ifdef NEPTUNE
4354
4355
4356`ifdef NEPTUNE
4357
4358 assign tdmc_pio_intr[31:24] = 8'h0;
4359 assign tdmc_pio_intr[63:56] = 8'h0;
4360`else // !ifdef NEPTUNE
4361 assign tdmc_pio_intr[31:16] = 16'h0;
4362 assign tdmc_pio_intr[63:48] = 16'h0;
4363`endif // !ifdef CHANNELS_16
4364
4365
4366endmodule // niu_dmc_txpios
4367
4368// Local Variables:
4369// verilog-library-directories:(".")
4370// End:
Full OpenSPARC design & verification tarball including full HDL.