projects / OpenSPARC-T2-DV / blame
| Commit | Line | Data |
|---|---|---|
| 86530b38 AT |
1 | /* |
| 2 | * ========== Copyright Header Begin ========================================== | |
| 3 | * | |
| 4 | * OpenSPARC T2 Processor File: niu_txc_reg_defines.h | |
| 5 | * Copyright (C) 1995-2007 Sun Microsystems, Inc. All Rights Reserved | |
| 6 | * 4150 Network Circle, Santa Clara, California 95054, U.S.A. | |
| 7 | * | |
| 8 | * DO NOT ALTER OR REMOVE COPYRIGHT NOTICES OR THIS FILE HEADER. | |
| 9 | * | |
| 10 | * This program is free software; you can redistribute it and/or modify | |
| 11 | * it under the terms of the GNU General Public License as published by | |
| 12 | * the Free Software Foundation; version 2 of the License. | |
| 13 | * | |
| 14 | * This program is distributed in the hope that it will be useful, | |
| 15 | * but WITHOUT ANY WARRANTY; without even the implied warranty of | |
| 16 | * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the | |
| 17 | * GNU General Public License for more details. | |
| 18 | * | |
| 19 | * You should have received a copy of the GNU General Public License | |
| 20 | * along with this program; if not, write to the Free Software | |
| 21 | * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA | |
| 22 | * | |
| 23 | * For the avoidance of doubt, and except that if any non-GPL license | |
| 24 | * choice is available it will apply instead, Sun elects to use only | |
| 25 | * the General Public License version 2 (GPLv2) at this time for any | |
| 26 | * software where a choice of GPL license versions is made | |
| 27 | * available with the language indicating that GPLv2 or any later version | |
| 28 | * may be used, or where a choice of which version of the GPL is applied is | |
| 29 | * otherwise unspecified. | |
| 30 | * | |
| 31 | * Please contact Sun Microsystems, Inc., 4150 Network Circle, Santa Clara, | |
| 32 | * CA 95054 USA or visit www.sun.com if you need additional information or | |
| 33 | * have any questions. | |
| 34 | * | |
| 35 | * | |
| 36 | * ========== Copyright Header End ============================================ | |
| 37 | */ | |
| 38 | /********************************************************************* * | |
| 39 | * niu_txc_reg_defines.h | |
| 40 | * | |
| 41 | * NIU Txc Register Defines Header File | |
| 42 | * | |
| 43 | * Orignal Author(s) Rahoul Puri | |
| 44 | * Modifier(s) | |
| 45 | * Project(s) Neptune | |
| 46 | * | |
| 47 | * Copyright (c) 2004 Sun Microsystems, Inc. | |
| 48 | * | |
| 49 | * All Rights Reserved. | |
| 50 | * | |
| 51 | * This verilog model is the confidential and proprietary property of | |
| 52 | * Sun Microsystems, Inc., and the possession or use of this model | |
| 53 | * requires a written license from Sun Microsystems, Inc. | |
| 54 | * | |
| 55 | **********************************************************************/ | |
| 56 | ||
| 57 | /*--------------------------------------------------------------*/ | |
| 58 | // Nomenclature, Defines and niu_txc_Control Slave Access Behaviour | |
| 59 | // | |
| 60 | // RW - Read & Write | |
| 61 | // RO - Read Only | |
| 62 | // RSV - Reserved | |
| 63 | // | |
| 64 | // Reserved - Read or Writes will generate Slave Error | |
| 65 | // Writes to Read Only will generate Slave Error | |
| 66 | /*--------------------------------------------------------------*/ | |
| 67 | ||
| 68 | /*--------------------------------------------------------------*/ | |
| 69 | // NIU TXc Read & Write Registers | |
| 70 | /*--------------------------------------------------------------*/ | |
| 71 | `define DMA0_SPACE 8'h80 | |
| 72 | `define DMA1_SPACE 8'h81 | |
| 73 | `define DMA2_SPACE 8'h82 | |
| 74 | `define DMA3_SPACE 8'h83 | |
| 75 | `define DMA4_SPACE 8'h84 | |
| 76 | `define DMA5_SPACE 8'h85 | |
| 77 | `define DMA6_SPACE 8'h86 | |
| 78 | `define DMA7_SPACE 8'h87 | |
| 79 | `define DMA8_SPACE 8'h88 | |
| 80 | `define DMA9_SPACE 8'h89 | |
| 81 | `define DMA10_SPACE 8'h8A | |
| 82 | `define DMA11_SPACE 8'h8B | |
| 83 | `define DMA12_SPACE 8'h8C | |
| 84 | `define DMA13_SPACE 8'h8D | |
| 85 | `define DMA14_SPACE 8'h8E | |
| 86 | `define DMA15_SPACE 8'h8F | |
| 87 | `define DMA16_SPACE 8'h90 | |
| 88 | `define DMA17_SPACE 8'h91 | |
| 89 | `define DMA18_SPACE 8'h92 | |
| 90 | `define DMA19_SPACE 8'h93 | |
| 91 | `define DMA20_SPACE 8'h94 | |
| 92 | `define DMA21_SPACE 8'h95 | |
| 93 | `define DMA22_SPACE 8'h96 | |
| 94 | `define DMA23_SPACE 8'h97 | |
| 95 | ||
| 96 | `define DMA_RSV_SPACE 12'h010 | |
| 97 | ||
| 98 | `define TXC_LOWER 19'h20000 | |
| 99 | `define TXC_UPPER 19'h20018 | |
| 100 | `define TXC_INT_LOWER 19'h20420 | |
| 101 | `define TXC_INT_UPPER 19'h20430 | |
| 102 | ||
| 103 | `define PORT0_LOWER 19'h20020 // | |
| 104 | `define PORT0_UPPER 19'h20100 // | |
| 105 | ||
| 106 | `define PORT1_LOWER 19'h20120 // | |
| 107 | `define PORT1_UPPER 19'h20200 // | |
| 108 | ||
| 109 | `define PORT2_LOWER 19'h20220 // | |
| 110 | `define PORT2_UPPER 19'h20300 // | |
| 111 | ||
| 112 | `define PORT3_LOWER 19'h20320 // | |
| 113 | `define PORT3_UPPER 19'h20400 // | |
| 114 | ||
| 115 | /*--------------------------------------------------------------*/ | |
| 116 | // NIU TXc Address Range Mapping | |
| 117 | // | |
| 118 | // Address for NIT TXc CSR access is 0x0070_0000: 19 bit Address Space | |
| 119 | // | |
| 120 | // 00[0_0000- Logical offsett]_[0000_0000_0 -512 Registers(64Bit)]XXX | |
| 121 | // | |
| 122 | // DMA 0 => 20'h00000<->20'h00FFC | |
| 123 | // DMA 1 => 20'h01000<->20'h01FFC | |
| 124 | // DMA 2 => 20'h02000<->20'h02FFC | |
| 125 | // DMA 3 => 20'h03000<->20'h03FFC | |
| 126 | // DMA 4 => 20'h04000<->20'h04FFC | |
| 127 | // DMA 5 => 20'h05000<->20'h05FFC | |
| 128 | // DMA 6 => 20'h06000<->20'h06FFC | |
| 129 | // DMA 7 => 20'h07000<->20'h07FFC | |
| 130 | // DMA 8 => 20'h08000<->20'h08FFC | |
| 131 | // DMA 9 => 20'h09000<->20'h09FFC | |
| 132 | // DMA 10 => 20'h0A000<->20'h0AFFC | |
| 133 | // DMA 11 => 20'h0B000<->20'h0BFFC | |
| 134 | // DMA 12 => 20'h0C000<->20'h0CFFC | |
| 135 | // DMA 13 => 20'h0D000<->20'h0DFFC | |
| 136 | // DMA 14 => 20'h0E000<->20'h0EFFC | |
| 137 | // DMA 15 => 20'h0F000<->20'h0FFFC | |
| 138 | // DMA 16 => 20'h10000<->20'h10FFC | |
| 139 | // DMA 17 => 20'h11000<->20'h11FFC | |
| 140 | // DMA 18 => 20'h12000<->20'h12FFC | |
| 141 | // DMA 19 => 20'h13000<->20'h13FFC | |
| 142 | // DMA 20 => 20'h14000<->20'h14FFC | |
| 143 | // DMA 21 => 20'h15000<->20'h15FFC | |
| 144 | // DMA 22 => 20'h16000<->20'h16FFC | |
| 145 | // DMA 23 => 20'h17000<->20'h17FFC | |
| 146 | // DMA 24 => 20'h18000<->20'h18FFC | |
| 147 | // DMA 25 => 20'h19000<->20'h19FFC | |
| 148 | // DMA 26 => 20'h1A000<->20'h1AFFC | |
| 149 | // DMA 27 => 20'h1B000<->20'h1BFFC | |
| 150 | // DMA 28 => 20'h1C000<->20'h1CFFC | |
| 151 | // DMA 29 => 20'h1D000<->20'h1DFFC | |
| 152 | // DMA 30 => 20'h1E000<->20'h1EFFC | |
| 153 | // DMA 31 => 20'h1F000<->20'h1FFFC | |
| 154 | // TXC => 20'h20000<->20'h20FFC | |
| 155 | // RSV => 20'h20FFC<->20'h4FFFC | |
| 156 | /*--------------------------------------------------------------*/ | |
| 157 | ||
| 158 | /*--------------------------------------------------------------*/ | |
| 159 | // DMA Read & Write Registers => 20'h00000<->20'h00FFC | |
| 160 | /*--------------------------------------------------------------*/ | |
| 161 | `define DMA_MAXBURST 12'h000 // 20'h00000 - RW | |
| 162 | `define DMA_LENGTH 12'h008 // 20'h00008 - RO | |
| 163 | //`define RESERVED 20'h00FF8 - 20'h00010 - Reserved | |
| 164 | ||
| 165 | /*--------------------------------------------------------------*/ | |
| 166 | // DMA 0 Read & Write Registers => 20'h00000<->20'h00FFC | |
| 167 | /*--------------------------------------------------------------*/ | |
| 168 | `define DMA_0_MAXBURST 14'h0000 // 20'h00000 - RW | |
| 169 | `define DMA_0_LENGTH 14'h0008 // 20'h00008 - RO | |
| 170 | //`define DMA_0_MAXBURST 12'h000 // 20'h00000 - RW | |
| 171 | //`define DMA_0_LENGTH 12'h008 // 20'h00008 - RO | |
| 172 | //`define RESERVED 20'h00FF8 - 20'h00010 - Reserved | |
| 173 | ||
| 174 | /*--------------------------------------------------------------*/ | |
| 175 | // DMA 1 Read & Write Registers => 20'h01000<->20'h01FFC | |
| 176 | /*--------------------------------------------------------------*/ | |
| 177 | `define DMA_1_MAXBURST 14'h1000 // 20'h01000 - RW | |
| 178 | `define DMA_1_LENGTH 14'h1008 // 20'h01008 - RO | |
| 179 | //`define DMA_1_MAXBURST 12'h000 // 20'h01000 - RW | |
| 180 | //`define DMA_1_LENGTH 12'h008 // 20'h01008 - RO | |
| 181 | //`define RESERVED 20'h01FF8 - 20'h01010 - Reserved | |
| 182 | ||
| 183 | /*--------------------------------------------------------------*/ | |
| 184 | // DMA 2 Read & Write Registers => 20'h1400<->20'h02FFC | |
| 185 | /*--------------------------------------------------------------*/ | |
| 186 | `define DMA_2_MAXBURST 14'h2000 // 20'h02000 - RW | |
| 187 | `define DMA_2_LENGTH 14'h2008 // 20'h02008 - RO | |
| 188 | //`define DMA_2_MAXBURST 12'h000 // 20'h02000 - RW | |
| 189 | //`define DMA_2_LENGTH 12'h008 // 20'h02008 - RO | |
| 190 | //`define RESERVED 20'h02FF8 - 20'h02010 - Reserved | |
| 191 | ||
| 192 | /*--------------------------------------------------------------*/ | |
| 193 | // DMA 3 Read & Write Registers => 20'h1E00<->20'h03FFC | |
| 194 | /*--------------------------------------------------------------*/ | |
| 195 | `define DMA_3_MAXBURST 14'h3000 // 20'h03000 - RW | |
| 196 | `define DMA_3_LENGTH 14'h3008 // 20'h03008 - RO | |
| 197 | //`define DMA_3_MAXBURST 12'h000 // 20'h03000 - RW | |
| 198 | //`define DMA_3_LENGTH 12'h008 // 20'h03008 - RO | |
| 199 | //`define RESERVED 20'h03FF8 - 20'h03010 - Reserved | |
| 200 | ||
| 201 | /*--------------------------------------------------------------*/ | |
| 202 | // DMA 4 Read & Write Registers => 20'h04000<->20'h04FFC | |
| 203 | /*--------------------------------------------------------------*/ | |
| 204 | //`define DMA_4_MAXBURST 12'h000 // 20'h04000 - RW | |
| 205 | //`define DMA_4_LENGTH 12'h008 // 20'h04008 - RO | |
| 206 | //`define RESERVED 20'h04FF8 - 20'h04010 - Reserved | |
| 207 | ||
| 208 | /*--------------------------------------------------------------*/ | |
| 209 | // DMA 5 Read & Write Registers => 20'h05000<->20'h05FFC | |
| 210 | /*--------------------------------------------------------------*/ | |
| 211 | //`define DMA_5_MAXBURST 12'h000 // 20'h05000 - RW | |
| 212 | //`define DMA_5_LENGTH 12'h008 // 20'h05008 - RO | |
| 213 | //`define RESERVED 20'h05FF8 - 20'h05010 - Reserved | |
| 214 | ||
| 215 | /*--------------------------------------------------------------*/ | |
| 216 | // DMA 6 Read & Write Registers => 20'h06000<->20'h06FFC | |
| 217 | /*--------------------------------------------------------------*/ | |
| 218 | //`define DMA_6_MAXBURST 12'h000 // 20'h06000 - RW | |
| 219 | //`define DMA_6_LENGTH 12'h008 // 20'h06008 - RO | |
| 220 | //`define RESERVED 20'h06FF8 - 20'h06010 - Reserved | |
| 221 | ||
| 222 | /*--------------------------------------------------------------*/ | |
| 223 | // DMA 7 Read & Write Registers => 20'h07000<->20'h07FFC | |
| 224 | /*--------------------------------------------------------------*/ | |
| 225 | //`define DMA_7_MAXBURST 12'h000 // 20'h07000 - RW | |
| 226 | //`define DMA_7_LENGTH 12'h008 // 20'h07008 - RO | |
| 227 | //`define RESERVED 20'h07FF8 - 20'h07010 - Reserved | |
| 228 | ||
| 229 | /*--------------------------------------------------------------*/ | |
| 230 | // DMA 8 Read & Write Registers => 20'h08000<->20'h08FFC | |
| 231 | /*--------------------------------------------------------------*/ | |
| 232 | //`define DMA_8_MAXBURST 12'h000 // 20'h08000 - RW | |
| 233 | //`define DMA_8_LENGTH 12'h008 // 20'h08008 - RO | |
| 234 | //`define RESERVED 20'h08FF8 - 20'h08010 - Reserved | |
| 235 | ||
| 236 | /*--------------------------------------------------------------*/ | |
| 237 | // DMA 9 Read & Write Registers => 20'h09000<->20'h09FFC | |
| 238 | /*--------------------------------------------------------------*/ | |
| 239 | //`define DMA_9_MAXBURST 12'h000 // 20'h09000 - RW | |
| 240 | //`define DMA_9_LENGTH 12'h008 // 20'h09008 - RO | |
| 241 | //`define RESERVED 20'h09FF8 - 20'h09010 - Reserved | |
| 242 | ||
| 243 | /*--------------------------------------------------------------*/ | |
| 244 | // DMA 10 Read & Write Registers => 20'h0A000<->20'h0AFFC | |
| 245 | /*--------------------------------------------------------------*/ | |
| 246 | //`define DMA_10_MAXBURST 12'h000 // 20'h0A000 - RW | |
| 247 | //`define DMA_10_LENGTH 12'h008 // 20'h0A008 - RO | |
| 248 | //`define RESERVED 20'h0AFF8 - 20'h0A010 - Reserved | |
| 249 | ||
| 250 | /*--------------------------------------------------------------*/ | |
| 251 | // DMA 11 Read & Write Registers => 20'h0B000<->20'h0BFFC | |
| 252 | /*--------------------------------------------------------------*/ | |
| 253 | //`define DMA_11_MAXBURST 12'h000 // 20'h0B000 - RW | |
| 254 | //`define DMA_11_LENGTH 12'h008 // 20'h0B008 - RO | |
| 255 | //`define RESERVED 20'h0BFF8 - 20'h0B010 - Reserved | |
| 256 | ||
| 257 | /*--------------------------------------------------------------*/ | |
| 258 | // DMA 12 Read & Write Registers => 20'h0C000<->20'h0CFFC | |
| 259 | /*--------------------------------------------------------------*/ | |
| 260 | //`define DMA_12_MAXBURST 12'h000 // 20'h0C000 - RW | |
| 261 | //`define DMA_12_LENGTH 12'h008 // 20'h0C008 - RO | |
| 262 | //`define RESERVED 20'h0CFF8 - 20'h0C010 - Reserved | |
| 263 | ||
| 264 | /*--------------------------------------------------------------*/ | |
| 265 | // DMA 13 Read & Write Registers => 20'h0D000<->20'h0DFFC | |
| 266 | /*--------------------------------------------------------------*/ | |
| 267 | //`define DMA_13_MAXBURST 12'h000 // 20'h0D000 - RW | |
| 268 | //`define DMA_13_LENGTH 12'h008 // 20'h0D008 - RO | |
| 269 | //`define RESERVED 20'h0DFF8 - 20'h0D050 - Reserved | |
| 270 | ||
| 271 | /*--------------------------------------------------------------*/ | |
| 272 | // DMA 14 Read & Write Registers => 20`h0E000<->20`h0EFFC | |
| 273 | /*--------------------------------------------------------------*/ | |
| 274 | //`define DMA_14_MAXBURST 12'h000 // 20`h0E000 - RW | |
| 275 | //`define DMA_14_LENGTH 12'h008 // 20'h0E008 - RO | |
| 276 | //`define RESERVED 20`h0EFF8 - 20`h0E010 - Reserved | |
| 277 | ||
| 278 | /*--------------------------------------------------------------*/ | |
| 279 | // DMA 15 Read & Write Registers => 20'h0F000<->20'h0FFFC | |
| 280 | /*--------------------------------------------------------------*/ | |
| 281 | //`define DMA_15_MAXBURST 12'h000 // 20'h0F000 - RW | |
| 282 | //`define DMA_15_LENGTH 12'h008 // 20'h0F008 - RO | |
| 283 | //`define RESERVED 20'h0FFF8 - 20'h0F010 - Reserved | |
| 284 | ||
| 285 | /*--------------------------------------------------------------*/ | |
| 286 | // DMA 16 Read & Write Registers => 20'h10000<->20'h10FFC | |
| 287 | /*--------------------------------------------------------------*/ | |
| 288 | //`define DMA_16_MAXBURST 12'h000 // 20'h10000 - RW | |
| 289 | //`define DMA_16_LENGTH 12'h008 // 20'h10008 - RO | |
| 290 | //`define RESERVED 20'h10FF8 - 20'h10010 - Reserved | |
| 291 | ||
| 292 | /*--------------------------------------------------------------*/ | |
| 293 | // DMA 17 Read & Write Registers => 20'h11000<->20'h11FFC | |
| 294 | /*--------------------------------------------------------------*/ | |
| 295 | //`define DMA_17_MAXBURST 12'h000 // 20'h11000 - RW | |
| 296 | //`define DMA_17_LENGTH 12'h008 // 20'h11008 - RO | |
| 297 | //`define RESERVED 20'h11FF8 - 20'h11010 - Reserved | |
| 298 | ||
| 299 | /*--------------------------------------------------------------*/ | |
| 300 | // DMA 18 Read & Write Registers => 20'h12000<->20'h12FFC | |
| 301 | /*--------------------------------------------------------------*/ | |
| 302 | //`define DMA_18_MAXBURST 12'h000 // 20'h12000 - RW | |
| 303 | //`define DMA_18_LENGTH 12'h008 // 20'h12008 - RO | |
| 304 | //`define RESERVED 20'h12FF8 - 20'h12010 - Reserved | |
| 305 | ||
| 306 | /*--------------------------------------------------------------*/ | |
| 307 | // DMA 19 Read & Write Registers => 20'h13000<->20'h13FFC | |
| 308 | /*--------------------------------------------------------------*/ | |
| 309 | //`define DMA_19_MAXBURST 12'h000 // 20'h13000 - RW | |
| 310 | //`define DMA_19_LENGTH 12'h008 // 20'h13008 - RO | |
| 311 | //`define RESERVED 20'h13FF8 - 20'h13010 - Reserved | |
| 312 | ||
| 313 | /*--------------------------------------------------------------*/ | |
| 314 | // DMA 20 Read & Write Registers => 20'h14000<->20'h14FFC | |
| 315 | /*--------------------------------------------------------------*/ | |
| 316 | //`define DMA_20_MAXBURST 12'h000 // 20'h14000 - RW | |
| 317 | //`define DMA_20_LENGTH 12'h008 // 20'h14008 - RO | |
| 318 | //`define RESERVED 20'h14FF8 - 20'h14010 - Reserved | |
| 319 | ||
| 320 | /*--------------------------------------------------------------*/ | |
| 321 | // DMA 21 Read & Write Registers => 20'h15000<->20'h15FFC | |
| 322 | /*--------------------------------------------------------------*/ | |
| 323 | //`define DMA_21_MAXBURST 12'h000 // 20'h15000 - RW | |
| 324 | //`define DMA_21_LENGTH 12'h008 // 20'h15008 - RO | |
| 325 | //`define RESERVED 20'h15FF8 - 20'h15010 - Reserved | |
| 326 | ||
| 327 | /*--------------------------------------------------------------*/ | |
| 328 | // DMA 22 Read & Write Registers => 20'h16000<->20'h16FFC | |
| 329 | /*--------------------------------------------------------------*/ | |
| 330 | //`define DMA_22_MAXBURST 12'h000 // 20'h16000 - RW | |
| 331 | //`define DMA_22_LENGTH 12'h008 // 20'h16008 - RO | |
| 332 | //`define RESERVED 20'h16FF8 - 20'h16010 - Reserved | |
| 333 | ||
| 334 | /*--------------------------------------------------------------*/ | |
| 335 | // DMA 23 Read & Write Registers => 20'h17000<->20'h17FFC | |
| 336 | /*--------------------------------------------------------------*/ | |
| 337 | //`define DMA_23_MAXBURST 12'h000 // 20'h17000 - RW | |
| 338 | //`define DMA_23_LENGTH 12'h008 // 20'h17008 - RO | |
| 339 | //`define RESERVED 20'h17FF8 - 20'h17010 - Reserved | |
| 340 | ||
| 341 | /*--------------------------------------------------------------*/ | |
| 342 | // NIU TXc Read & Write Registers | |
| 343 | // TXC => 20'h20000<->20'h20FFC | |
| 344 | // Port 0 => 20'h20100<->20'h200FC | |
| 345 | // Port 1 => 20'h20400<->20'h204FC | |
| 346 | // Port 1 => 20'h20800<->20'h228FC | |
| 347 | // Port 1 => 20'h20C00<->20'h20CFC | |
| 348 | /*--------------------------------------------------------------*/ | |
| 349 | `define TXC_CONTROL 12'h000 // 20'h20000 - RW | |
| 350 | `define TXC_TRAINING 12'h008 // 20'h20008 - RW | |
| 351 | `define TXC_DEBUG_SELECT 12'h010 // 20'h20010 - RW | |
| 352 | `define TXC_MAX_REORDER 12'h018 // 20'h20018 - RW | |
| 353 | ||
| 354 | `define PORT0_CONTROL 12'h020 // 20'h20020 - RW | |
| 355 | `define PORT0_DMA_ENABLE 12'h028 // 20'h20028 - RW | |
| 356 | `define PORT0_PACKETS_STUFFED 12'h030 // 20'h20030 - RW | |
| 357 | `define PORT0_PACKETS_XMITTED 12'h038 // 20'h20038 - RW | |
| 358 | `define PORT0_RO_ECC_CONTROL 12'h040 // 20'h20040 - RW | |
| 359 | `define PORT0_RO_ECC_ADDR 12'h048 // 20'h20048 - RW | |
| 360 | `define PORT0_RO_ECC_DATA0 12'h050 // 20'h20050 - RO | |
| 361 | `define PORT0_RO_ECC_DATA1 12'h058 // 20'h20058 - RO | |
| 362 | `define PORT0_RO_ECC_DATA2 12'h060 // 20'h20060 - RO | |
| 363 | `define PORT0_RO_ECC_DATA3 12'h068 // 20'h20068 - RO | |
| 364 | `define PORT0_RO_ECC_DATA4 12'h070 // 20'h20070 - RO | |
| 365 | `define PORT0_SF_ECC_CONTROL 12'h078 // 20'h20078 - RW | |
| 366 | `define PORT0_SF_ECC_ADDR 12'h080 // 20'h20080 - RW | |
| 367 | `define PORT0_SF_ECC_DATA0 12'h088 // 20'h20088 - RO | |
| 368 | `define PORT0_SF_ECC_DATA1 12'h090 // 20'h20090 - RO | |
| 369 | `define PORT0_SF_ECC_DATA2 12'h098 // 20'h20098 - RO | |
| 370 | `define PORT0_SF_ECC_DATA3 12'h0A0 // 20'h200A0 - RO | |
| 371 | `define PORT0_SF_ECC_DATA4 12'h0A8 // 20'h200A8 - RO | |
| 372 | `define PORT0_REORDER_TID 12'h0B0 // 20'h200B0 - RW | |
| 373 | `define PORT0_REORDER_STATE0 12'h0B8 // 20'h200B8 - RW | |
| 374 | `define PORT0_REORDER_STATE1 12'h0C0 // 20'h200C0 - RW | |
| 375 | `define PORT0_REORDER_STATE2 12'h0C8 // 20'h200C8 - RW | |
| 376 | `define PORT0_REORDER_STATE3 12'h0D0 // 20'h200D0 - RW | |
| 377 | `define PORT0_REORDER_CONTROL 12'h0D8 // 20'h200D8 - RW | |
| 378 | `define PORT0_REORDER_DATA0 12'h0E0 // 20'h200E0 - RW | |
| 379 | `define PORT0_REORDER_DATA1 12'h0E8 // 20'h200E8 - RW | |
| 380 | `define PORT0_REORDER_DATA2 12'h0F0 // 20'h200F0 - RW | |
| 381 | `define PORT0_REORDER_DATA3 12'h0F8 // 20'h200F8 - RW | |
| 382 | `define PORT0_PACKETS_REQUEST 12'h100 // 20'h20100 - RW | |
| 383 | ||
| 384 | //`define RESERVED 20'h20108 - 20'h2011F - Reserved | |
| 385 | `define PORT1_CONTROL 12'h120 // 20'h20120 - RW | |
| 386 | `define PORT1_DMA_ENABLE 12'h128 // 20'h20128 - RW | |
| 387 | `define PORT1_PACKETS_STUFFED 12'h130 // 20'h20130 - RW | |
| 388 | `define PORT1_PACKETS_XMITTED 12'h138 // 20'h20138 - RW | |
| 389 | `define PORT1_RO_ECC_CONTROL 12'h140 // 20'h20140 - RW | |
| 390 | `define PORT1_RO_ECC_ADDR 12'h148 // 20'h20148 - RW | |
| 391 | `define PORT1_RO_ECC_DATA0 12'h150 // 20'h20150 - RO | |
| 392 | `define PORT1_RO_ECC_DATA1 12'h158 // 20'h20158 - RO | |
| 393 | `define PORT1_RO_ECC_DATA2 12'h160 // 20'h20160 - RO | |
| 394 | `define PORT1_RO_ECC_DATA3 12'h168 // 20'h20168 - RO | |
| 395 | `define PORT1_RO_ECC_DATA4 12'h170 // 20'h20170 - RO | |
| 396 | `define PORT1_SF_ECC_CONTROL 12'h178 // 20'h20178 - RW | |
| 397 | `define PORT1_SF_ECC_ADDR 12'h180 // 20'h20180 - RW | |
| 398 | `define PORT1_SF_ECC_DATA0 12'h188 // 20'h20188 - RO | |
| 399 | `define PORT1_SF_ECC_DATA1 12'h190 // 20'h20190 - RO | |
| 400 | `define PORT1_SF_ECC_DATA2 12'h198 // 20'h20198 - RO | |
| 401 | `define PORT1_SF_ECC_DATA3 12'h1A0 // 20'h201A0 - RO | |
| 402 | `define PORT1_SF_ECC_DATA4 12'h1A8 // 20'h201A8 - RO | |
| 403 | `define PORT1_REORDER_TID 12'h1B0 // 20'h201B8 - RW | |
| 404 | `define PORT1_REORDER_STATE0 12'h1B8 // 20'h201B0 - RW | |
| 405 | `define PORT1_REORDER_STATE1 12'h1C0 // 20'h201C0 - RW | |
| 406 | `define PORT1_REORDER_STATE2 12'h1C8 // 20'h201C8 - RW | |
| 407 | `define PORT1_REORDER_STATE3 12'h1D0 // 20'h201D0 - RW | |
| 408 | `define PORT1_REORDER_CONTROL 12'h1D8 // 20'h201D8 - RW | |
| 409 | `define PORT1_REORDER_DATA0 12'h1E0 // 20'h201E0 - RW | |
| 410 | `define PORT1_REORDER_DATA1 12'h1E8 // 20'h201E8 - RW | |
| 411 | `define PORT1_REORDER_DATA2 12'h1F0 // 20'h201F0 - RW | |
| 412 | `define PORT1_REORDER_DATA3 12'h1F8 // 20'h201F8 - RW | |
| 413 | `define PORT1_PACKETS_REQUEST 12'h200 // 20'h20200 - RW | |
| 414 | ||
| 415 | //`define RESERVED 20'h20208 - 20'h2021F - Reserved | |
| 416 | `define PORT2_CONTROL 12'h220 // 20'h20220 - RW | |
| 417 | `define PORT2_DMA_ENABLE 12'h228 // 20'h20228 - RW | |
| 418 | `define PORT2_PACKETS_STUFFED 12'h230 // 20'h20230 - RW | |
| 419 | `define PORT2_PACKETS_XMITTED 12'h238 // 20'h20238 - RW | |
| 420 | `define PORT2_RO_ECC_CONTROL 12'h240 // 20'h20240 - RW | |
| 421 | `define PORT2_RO_ECC_ADDR 12'h248 // 20'h20248 - RW | |
| 422 | `define PORT2_RO_ECC_DATA0 12'h250 // 20'h20250 - RO | |
| 423 | `define PORT2_RO_ECC_DATA1 12'h258 // 20'h20258 - RO | |
| 424 | `define PORT2_RO_ECC_DATA2 12'h260 // 20'h20260 - RO | |
| 425 | `define PORT2_RO_ECC_DATA3 12'h268 // 20'h20268 - RO | |
| 426 | `define PORT2_RO_ECC_DATA4 12'h270 // 20'h20270 - RO | |
| 427 | `define PORT2_SF_ECC_CONTROL 12'h278 // 20'h20278 - RW | |
| 428 | `define PORT2_SF_ECC_ADDR 12'h280 // 20'h20280 - RW | |
| 429 | `define PORT2_SF_ECC_DATA0 12'h288 // 20'h20288 - RO | |
| 430 | `define PORT2_SF_ECC_DATA1 12'h290 // 20'h20290 - RO | |
| 431 | `define PORT2_SF_ECC_DATA2 12'h298 // 20'h20298 - RO | |
| 432 | `define PORT2_SF_ECC_DATA3 12'h2A0 // 20'h202A0 - RO | |
| 433 | `define PORT2_SF_ECC_DATA4 12'h2A8 // 20'h202A8 - RO | |
| 434 | `define PORT2_REORDER_TID 12'h2B0 // 20'h202B8 - RW | |
| 435 | `define PORT2_REORDER_STATE0 12'h2B8 // 20'h202B0 - RW | |
| 436 | `define PORT2_REORDER_STATE1 12'h2C0 // 20'h202C0 - RW | |
| 437 | `define PORT2_REORDER_STATE2 12'h2C8 // 20'h202C8 - RW | |
| 438 | `define PORT2_REORDER_STATE3 12'h2D0 // 20'h202D0 - RW | |
| 439 | `define PORT2_REORDER_CONTROL 12'h2D8 // 20'h202D8 - RW | |
| 440 | `define PORT2_REORDER_DATA0 12'h2E0 // 20'h202E0 - RW | |
| 441 | `define PORT2_REORDER_DATA1 12'h2E8 // 20'h202E8 - RW | |
| 442 | `define PORT2_REORDER_DATA2 12'h2F0 // 20'h202F0 - RW | |
| 443 | `define PORT2_REORDER_DATA3 12'h2F8 // 20'h202F8 - RW | |
| 444 | `define PORT2_PACKETS_REQUEST 12'h300 // 20'h20300 - RW | |
| 445 | ||
| 446 | //`define RESERVED 20'h20308 - 20'h2031F - Reserved | |
| 447 | `define PORT3_CONTROL 12'h320 // 20'h20320 - RW | |
| 448 | `define PORT3_DMA_ENABLE 12'h328 // 20'h20328 - RW | |
| 449 | `define PORT3_PACKETS_STUFFED 12'h330 // 20'h20330 - RW | |
| 450 | `define PORT3_PACKETS_XMITTED 12'h338 // 20'h20338 - RW | |
| 451 | `define PORT3_RO_ECC_CONTROL 12'h340 // 20'h20340 - RW | |
| 452 | `define PORT3_RO_ECC_ADDR 12'h348 // 20'h20348 - RW | |
| 453 | `define PORT3_RO_ECC_DATA0 12'h350 // 20'h20350 - RO | |
| 454 | `define PORT3_RO_ECC_DATA1 12'h358 // 20'h20358 - RO | |
| 455 | `define PORT3_RO_ECC_DATA2 12'h360 // 20'h20360 - RO | |
| 456 | `define PORT3_RO_ECC_DATA3 12'h368 // 20'h20368 - RO | |
| 457 | `define PORT3_RO_ECC_DATA4 12'h370 // 20'h20370 - RO | |
| 458 | `define PORT3_SF_ECC_CONTROL 12'h378 // 20'h20378 - RW | |
| 459 | `define PORT3_SF_ECC_ADDR 12'h380 // 20'h20380 - RW | |
| 460 | `define PORT3_SF_ECC_DATA0 12'h388 // 20'h20388 - RO | |
| 461 | `define PORT3_SF_ECC_DATA1 12'h390 // 20'h20390 - RO | |
| 462 | `define PORT3_SF_ECC_DATA2 12'h398 // 20'h20398 - RO | |
| 463 | `define PORT3_SF_ECC_DATA3 12'h3A0 // 20'h203A0 - RO | |
| 464 | `define PORT3_SF_ECC_DATA4 12'h3A8 // 20'h203A8 - RO | |
| 465 | `define PORT3_REORDER_TID 12'h3B0 // 20'h203B0 - RW | |
| 466 | `define PORT3_REORDER_STATE0 12'h3B8 // 20'h203B8 - RW | |
| 467 | `define PORT3_REORDER_STATE1 12'h3C0 // 20'h203C0 - RW | |
| 468 | `define PORT3_REORDER_STATE2 12'h3C8 // 20'h203C8 - RW | |
| 469 | `define PORT3_REORDER_STATE3 12'h3D0 // 20'h203D0 - RW | |
| 470 | `define PORT3_REORDER_CONTROL 12'h3D8 // 20'h203D8 - RW | |
| 471 | `define PORT3_REORDER_DATA0 12'h3E0 // 20'h203E0 - RW | |
| 472 | `define PORT3_REORDER_DATA1 12'h3E8 // 20'h203E8 - RW | |
| 473 | `define PORT3_REORDER_DATA2 12'h3F0 // 20'h203F0 - RW | |
| 474 | `define PORT3_REORDER_DATA3 12'h3F8 // 20'h203F8 - RW | |
| 475 | `define PORT3_PACKETS_REQUEST 12'h400 // 20'h20400 - RW | |
| 476 | ||
| 477 | //`define RESERVED 20'h20408 - 20'h2041F - Reserved | |
| 478 | `define TXC_INT_SET_EVENT 12'h420 // 20'h20420 - RW | |
| 479 | `define TXC_INT_CLR_EVENT 12'h428 // 20'h20428 - RW | |
| 480 | `define TXC_INT_MASK 12'h430 // 20'h20430 - RW | |
| 481 | ||
| 482 | //`define RESERVED 20'h20438 - 20'h2FFFF - Reserved |