projects / OpenSPARC-T2-DV / blame
? search:
summary | tags | clone url | shortlog | log | commit | commitdiff | tree
blob | blame (incremental) | history | HEAD
Initial commit of OpenSPARC T2 design and verification files.
[OpenSPARC-T2-DV] / verif / diag / assembly / arch / prm / memory / memop_mcu_regs_rw.s
CommitLineData
86530b38
AT		 1/*
2* ========== Copyright Header Begin ==========================================
3*
4* OpenSPARC T2 Processor File: memop_mcu_regs_rw.s
5* Copyright (C) 1995-2007 Sun Microsystems, Inc. All Rights Reserved
6* 4150 Network Circle, Santa Clara, California 95054, U.S.A.
7*
8* DO NOT ALTER OR REMOVE COPYRIGHT NOTICES OR THIS FILE HEADER.
9*
10* This program is free software; you can redistribute it and/or modify
11* it under the terms of the GNU General Public License as published by
12* the Free Software Foundation; version 2 of the License.
13*
14* This program is distributed in the hope that it will be useful,
15* but WITHOUT ANY WARRANTY; without even the implied warranty of
16* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
17* GNU General Public License for more details.
18*
19* You should have received a copy of the GNU General Public License
20* along with this program; if not, write to the Free Software
21* Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA
22*
23* For the avoidance of doubt, and except that if any non-GPL license
24* choice is available it will apply instead, Sun elects to use only
25* the General Public License version 2 (GPLv2) at this time for any
26* software where a choice of GPL license versions is made
27* available with the language indicating that GPLv2 or any later version
28* may be used, or where a choice of which version of the GPL is applied is
29* otherwise unspecified.
30*
31* Please contact Sun Microsystems, Inc., 4150 Network Circle, Santa Clara,
32* CA 95054 USA or visit www.sun.com if you need additional information or
33* have any questions.
34*
35*
36* ========== Copyright Header End ============================================
37*/
38#define MAIN_PAGE_NUCLEUS_ALSO
39#define MAIN_PAGE_HV_ALSO
40
41#include "hboot.s"
42#include "asi_s.h"
43#include "mcu_defines.h"
44
45/************************************************************************
46 Test case code start
47 ************************************************************************/
48
49.text
50.global main
51
52main:
53 ta T_CHANGE_HPRIV
54
55 ! DRAM_CAS_ADDR_WIDTH_REG
56L1:
57 setx DRAM_CAS_ADDR_WIDTH_REG, %g1, %g2
58 setx DRAM_REG_STEP, %g1, %g3
59 ldx [%g2], %g7
60 stx %g7, [%g2]
61
62 add %g2, %g3, %g2
63 ldx [%g2], %g7
64 stx %g7, [%g2]
65
66 add %g2, %g3, %g2
67 ldx [%g2], %g7
68 stx %g7, [%g2]
69
70 add %g2, %g3, %g2
71 ldx [%g2], %g7
72 stx %g7, [%g2]
73
74 ! DRAM_RAS_ADDR_WIDTH_REG
75L2:
76 setx DRAM_RAS_ADDR_WIDTH_REG, %g1, %g2
77 setx DRAM_REG_STEP, %g1, %g3
78 ldx [%g2], %g7
79 stx %g7, [%g2]
80
81 add %g2, %g3, %g2
82 ldx [%g2], %g7
83 stx %g7, [%g2]
84
85 add %g2, %g3, %g2
86 ldx [%g2], %g7
87 stx %g7, [%g2]
88
89 add %g2, %g3, %g2
90 ldx [%g2], %g7
91 stx %g7, [%g2]
92
93 ! DRAM_CAS_LAT_REG
94L3:
95 setx DRAM_CAS_LAT_REG, %g1, %g2
96 setx DRAM_REG_STEP, %g1, %g3
97 ldx [%g2], %g7
98 stx %g7, [%g2]
99
100 add %g2, %g3, %g2
101 ldx [%g2], %g7
102 stx %g7, [%g2]
103
104 add %g2, %g3, %g2
105 ldx [%g2], %g7
106 stx %g7, [%g2]
107
108 add %g2, %g3, %g2
109 ldx [%g2], %g7
110 stx %g7, [%g2]
111
112 ! DRAM_SCRUB_FREQ_REG
113L4:
114 setx DRAM_SCRUB_FREQ_REG, %g1, %g2
115 setx DRAM_REG_STEP, %g1, %g3
116 ldx [%g2], %g7
117 stx %g7, [%g2]
118
119 add %g2, %g3, %g2
120 ldx [%g2], %g7
121 stx %g7, [%g2]
122
123 add %g2, %g3, %g2
124 ldx [%g2], %g7
125 stx %g7, [%g2]
126
127 add %g2, %g3, %g2
128 ldx [%g2], %g7
129 stx %g7, [%g2]
130
131 ! DRAM_REFRESH_FREQ_REG
132L5:
133 setx DRAM_REFRESH_FREQ_REG, %g1, %g2
134 setx DRAM_REG_STEP, %g1, %g3
135 ldx [%g2], %g7
136 stx %g7, [%g2]
137
138 add %g2, %g3, %g2
139 ldx [%g2], %g7
140 stx %g7, [%g2]
141
142 add %g2, %g3, %g2
143 ldx [%g2], %g7
144 stx %g7, [%g2]
145
146 add %g2, %g3, %g2
147 ldx [%g2], %g7
148 stx %g7, [%g2]
149
150 ! DRAM_OPEN_BANK_MAX_REG
151L6:
152 setx DRAM_OPEN_BANK_MAX_REG, %g1, %g2
153 setx 8192, %g1, %g3
154 ldx [%g2], %g7
155 stx %g7, [%g2]
156
157 add %g2, %g3, %g2
158 ldx [%g2], %g7
159 stx %g7, [%g2]
160
161 ! DRAM_REFRESH_COUNTER_REG
162L7:
163 setx DRAM_REFRESH_COUNTER_REG, %g1, %g2
164 setx DRAM_REG_STEP, %g1, %g3
165 ldx [%g2], %g7
166 stx %g7, [%g2]
167
168 add %g2, %g3, %g2
169 ldx [%g2], %g7
170 stx %g7, [%g2]
171
172 add %g2, %g3, %g2
173 ldx [%g2], %g7
174 stx %g7, [%g2]
175
176 add %g2, %g3, %g2
177 ldx [%g2], %g7
178 stx %g7, [%g2]
179
180 ! DRAM_SCRUB_ENABLE_REG
181L8:
182 setx DRAM_SCRUB_ENABLE_REG, %g1, %g2
183 setx DRAM_REG_STEP, %g1, %g3
184 ldx [%g2], %g7
185 stx %g7, [%g2]
186
187 add %g2, %g3, %g2
188 ldx [%g2], %g7
189 stx %g7, [%g2]
190
191 add %g2, %g3, %g2
192 ldx [%g2], %g7
193 stx %g7, [%g2]
194
195 add %g2, %g3, %g2
196 ldx [%g2], %g7
197 stx %g7, [%g2]
198
199 ! DRAM_PROG_TIME_CNTR_REG
200L9:
201 setx DRAM_PROG_TIME_CNTR_REG, %g1, %g2
202 setx DRAM_REG_STEP, %g1, %g3
203 ldx [%g2], %g7
204 stx %g7, [%g2]
205
206 add %g2, %g3, %g2
207 ldx [%g2], %g7
208 stx %g7, [%g2]
209
210 add %g2, %g3, %g2
211 ldx [%g2], %g7
212 stx %g7, [%g2]
213
214 add %g2, %g3, %g2
215 ldx [%g2], %g7
216 stx %g7, [%g2]
217
218 ! DRAM_TRRD_REG
219L10:
220 setx DRAM_TRRD_REG, %g1, %g2
221 setx DRAM_REG_STEP, %g1, %g3
222 ldx [%g2], %g7
223 stx %g7, [%g2]
224
225 add %g2, %g3, %g2
226 ldx [%g2], %g7
227 stx %g7, [%g2]
228
229 add %g2, %g3, %g2
230 ldx [%g2], %g7
231 stx %g7, [%g2]
232
233 add %g2, %g3, %g2
234 ldx [%g2], %g7
235 stx %g7, [%g2]
236
237 ! DRAM_TRC_REG
238L11:
239 setx DRAM_TRC_REG, %g1, %g2
240 setx DRAM_REG_STEP, %g1, %g3
241 ldx [%g2], %g7
242 stx %g7, [%g2]
243
244 add %g2, %g3, %g2
245 ldx [%g2], %g7
246 stx %g7, [%g2]
247
248 add %g2, %g3, %g2
249 ldx [%g2], %g7
250 stx %g7, [%g2]
251
252 add %g2, %g3, %g2
253 ldx [%g2], %g7
254 stx %g7, [%g2]
255
256 ! DRAM_TRCD_REG
257L12:
258 setx DRAM_TRCD_REG, %g1, %g2
259 setx DRAM_REG_STEP, %g1, %g3
260 ldx [%g2], %g7
261 stx %g7, [%g2]
262
263 add %g2, %g3, %g2
264 ldx [%g2], %g7
265 stx %g7, [%g2]
266
267 add %g2, %g3, %g2
268 ldx [%g2], %g7
269 stx %g7, [%g2]
270
271 add %g2, %g3, %g2
272 ldx [%g2], %g7
273 stx %g7, [%g2]
274
275 ! DRAM_TWTR_REG
276L13:
277 setx DRAM_TWTR_REG, %g1, %g2
278 setx DRAM_REG_STEP, %g1, %g3
279 ldx [%g2], %g7
280 stx %g7, [%g2]
281
282 add %g2, %g3, %g2
283 ldx [%g2], %g7
284 stx %g7, [%g2]
285
286 add %g2, %g3, %g2
287 ldx [%g2], %g7
288 stx %g7, [%g2]
289
290 add %g2, %g3, %g2
291 ldx [%g2], %g7
292 stx %g7, [%g2]
293
294 ! DRAM_TRTW_REG
295L14:
296 setx DRAM_TRTW_REG, %g1, %g2
297 setx DRAM_REG_STEP, %g1, %g3
298 ldx [%g2], %g7
299 stx %g7, [%g2]
300
301 add %g2, %g3, %g2
302 ldx [%g2], %g7
303 stx %g7, [%g2]
304
305 add %g2, %g3, %g2
306 ldx [%g2], %g7
307 stx %g7, [%g2]
308
309 add %g2, %g3, %g2
310 ldx [%g2], %g7
311 stx %g7, [%g2]
312
313 ! DRAM_TRTP_REG
314L15:
315 setx DRAM_TRTP_REG, %g1, %g2
316 setx DRAM_REG_STEP, %g1, %g3
317 ldx [%g2], %g7
318 stx %g7, [%g2]
319
320 add %g2, %g3, %g2
321 ldx [%g2], %g7
322 stx %g7, [%g2]
323
324 add %g2, %g3, %g2
325 ldx [%g2], %g7
326 stx %g7, [%g2]
327
328 add %g2, %g3, %g2
329 ldx [%g2], %g7
330 stx %g7, [%g2]
331
332 ! DRAM_TRAS_REG
333L16:
334 setx DRAM_TRAS_REG, %g1, %g2
335 setx DRAM_REG_STEP, %g1, %g3
336 ldx [%g2], %g7
337 stx %g7, [%g2]
338
339 add %g2, %g3, %g2
340 ldx [%g2], %g7
341 stx %g7, [%g2]
342
343 add %g2, %g3, %g2
344 ldx [%g2], %g7
345 stx %g7, [%g2]
346
347 add %g2, %g3, %g2
348 ldx [%g2], %g7
349 stx %g7, [%g2]
350
351 ! DRAM_TRP_REG
352L17:
353 setx DRAM_TRP_REG, %g1, %g2
354 setx DRAM_REG_STEP, %g1, %g3
355 ldx [%g2], %g7
356 stx %g7, [%g2]
357
358 add %g2, %g3, %g2
359 ldx [%g2], %g7
360 stx %g7, [%g2]
361
362 add %g2, %g3, %g2
363 ldx [%g2], %g7
364 stx %g7, [%g2]
365
366 add %g2, %g3, %g2
367 ldx [%g2], %g7
368 stx %g7, [%g2]
369
370 ! DRAM_TWR_REG
371L18:
372 setx DRAM_TWR_REG, %g1, %g2
373 setx DRAM_REG_STEP, %g1, %g3
374 ldx [%g2], %g7
375 stx %g7, [%g2]
376
377 add %g2, %g3, %g2
378 ldx [%g2], %g7
379 stx %g7, [%g2]
380
381 add %g2, %g3, %g2
382 ldx [%g2], %g7
383 stx %g7, [%g2]
384
385 add %g2, %g3, %g2
386 ldx [%g2], %g7
387 stx %g7, [%g2]
388
389 ! DRAM_TRFC_REG
390L19:
391 setx DRAM_TRFC_REG, %g1, %g2
392 setx DRAM_REG_STEP, %g1, %g3
393 ldx [%g2], %g7
394 stx %g7, [%g2]
395
396 add %g2, %g3, %g2
397 ldx [%g2], %g7
398 stx %g7, [%g2]
399
400 add %g2, %g3, %g2
401 ldx [%g2], %g7
402 stx %g7, [%g2]
403
404 add %g2, %g3, %g2
405 ldx [%g2], %g7
406 stx %g7, [%g2]
407
408 ! DRAM_TMRD_REG
409L20:
410 setx DRAM_TMRD_REG, %g1, %g2
411 setx DRAM_REG_STEP, %g1, %g3
412 ldx [%g2], %g7
413 stx %g7, [%g2]
414
415 add %g2, %g3, %g2
416 ldx [%g2], %g7
417 stx %g7, [%g2]
418
419 add %g2, %g3, %g2
420 ldx [%g2], %g7
421 stx %g7, [%g2]
422
423 add %g2, %g3, %g2
424 ldx [%g2], %g7
425 stx %g7, [%g2]
426
427 ! DRAM_TIWTR_REG
428L21:
429 setx DRAM_TIWTR_REG, %g1, %g2
430 setx DRAM_REG_STEP, %g1, %g3
431 ldx [%g2], %g7
432 stx %g7, [%g2]
433
434 add %g2, %g3, %g2
435 ldx [%g2], %g7
436 stx %g7, [%g2]
437
438 add %g2, %g3, %g2
439 ldx [%g2], %g7
440 stx %g7, [%g2]
441
442 add %g2, %g3, %g2
443 ldx [%g2], %g7
444 stx %g7, [%g2]
445
446 ! DRAM_PRECHARGE_WAIT_REG
447L22:
448 setx DRAM_PRECHARGE_WAIT_REG, %g1, %g2
449 setx DRAM_REG_STEP, %g1, %g3
450 ldx [%g2], %g7
451 stx %g7, [%g2]
452
453 add %g2, %g3, %g2
454 ldx [%g2], %g7
455 stx %g7, [%g2]
456
457 add %g2, %g3, %g2
458 ldx [%g2], %g7
459 stx %g7, [%g2]
460
461 add %g2, %g3, %g2
462 ldx [%g2], %g7
463 stx %g7, [%g2]
464
465 ! DRAM_DIMM_STACK_REG
466L23:
467 setx DRAM_DIMM_STACK_REG, %g1, %g2
468 setx DRAM_REG_STEP, %g1, %g3
469 ldx [%g2], %g7
470 stx %g7, [%g2]
471
472 add %g2, %g3, %g2
473 ldx [%g2], %g7
474 stx %g7, [%g2]
475
476 add %g2, %g3, %g2
477 ldx [%g2], %g7
478 stx %g7, [%g2]
479
480 add %g2, %g3, %g2
481 ldx [%g2], %g7
482 stx %g7, [%g2]
483
484 ! DRAM_EXT_WR_MODE2_REG
485L24:
486 setx DRAM_EXT_WR_MODE2_REG, %g1, %g2
487 setx DRAM_REG_STEP, %g1, %g3
488 ldx [%g2], %g7
489 stx %g7, [%g2]
490
491 add %g2, %g3, %g2
492 ldx [%g2], %g7
493 stx %g7, [%g2]
494
495 add %g2, %g3, %g2
496 ldx [%g2], %g7
497 stx %g7, [%g2]
498
499 add %g2, %g3, %g2
500 ldx [%g2], %g7
501 stx %g7, [%g2]
502
503 ! DRAM_EXT_WR_MODE1_REG
504L25:
505 setx DRAM_EXT_WR_MODE1_REG, %g1, %g2
506 setx DRAM_REG_STEP, %g1, %g3
507 ldx [%g2], %g7
508 stx %g7, [%g2]
509
510 add %g2, %g3, %g2
511 ldx [%g2], %g7
512 stx %g7, [%g2]
513
514 add %g2, %g3, %g2
515 ldx [%g2], %g7
516 stx %g7, [%g2]
517
518 add %g2, %g3, %g2
519 ldx [%g2], %g7
520 stx %g7, [%g2]
521
522 ! DRAM_EXT_WR_MODE3_REG
523L26:
524 setx DRAM_EXT_WR_MODE3_REG, %g1, %g2
525 setx DRAM_REG_STEP, %g1, %g3
526 ldx [%g2], %g7
527 stx %g7, [%g2]
528
529 add %g2, %g3, %g2
530 ldx [%g2], %g7
531 stx %g7, [%g2]
532
533 add %g2, %g3, %g2
534 ldx [%g2], %g7
535 stx %g7, [%g2]
536
537 add %g2, %g3, %g2
538 ldx [%g2], %g7
539 stx %g7, [%g2]
540
541 ! DRAM_8_BANK_MODE_REG
542L27:
543 setx DRAM_8_BANK_MODE_REG, %g1, %g2
544 setx DRAM_REG_STEP, %g1, %g3
545 ldx [%g2], %g7
546 stx %g7, [%g2]
547
548 add %g2, %g3, %g2
549 ldx [%g2], %g7
550 stx %g7, [%g2]
551
552 add %g2, %g3, %g2
553 ldx [%g2], %g7
554 stx %g7, [%g2]
555
556 add %g2, %g3, %g2
557 ldx [%g2], %g7
558 stx %g7, [%g2]
559
560 ! DRAM_CHANNEL_DISABLED_REG
561L29:
562 setx DRAM_CHANNEL_DISABLED_REG, %g1, %g2
563 setx DRAM_REG_STEP, %g1, %g3
564 ldx [%g2], %g7
565 stx %g7, [%g2]
566
567 add %g2, %g3, %g2
568 ldx [%g2], %g7
569 stx %g7, [%g2]
570
571 add %g2, %g3, %g2
572 ldx [%g2], %g7
573 stx %g7, [%g2]
574
575 add %g2, %g3, %g2
576 ldx [%g2], %g7
577 stx %g7, [%g2]
578
579 ! DRAM_SEL_LO_ADDR_BITS_REG
580L30:
581 setx DRAM_SEL_LO_ADDR_BITS_REG, %g1, %g2
582 setx DRAM_REG_STEP, %g1, %g3
583 ldx [%g2], %g7
584 stx %g7, [%g2]
585
586 add %g2, %g3, %g2
587 ldx [%g2], %g7
588 stx %g7, [%g2]
589
590 add %g2, %g3, %g2
591 ldx [%g2], %g7
592 stx %g7, [%g2]
593
594 add %g2, %g3, %g2
595 ldx [%g2], %g7
596 stx %g7, [%g2]
597
598 ! DRAM_DIMM_INIT_REG
599L31:
600 setx DRAM_DIMM_INIT_REG, %g1, %g2
601 setx DRAM_REG_STEP, %g1, %g3
602 ldx [%g2], %g7
603 stx %g7, [%g2]
604
605 add %g2, %g3, %g2
606 ldx [%g2], %g7
607 stx %g7, [%g2]
608
609 add %g2, %g3, %g2
610 ldx [%g2], %g7
611 stx %g7, [%g2]
612
613 add %g2, %g3, %g2
614 ldx [%g2], %g7
615 stx %g7, [%g2]
616
617 ! DRAM_DIMM_PRESENT_REG
618L35:
619 setx DRAM_DIMM_PRESENT_REG, %g1, %g2
620 setx DRAM_REG_STEP, %g1, %g3
621 ldx [%g2], %g7
622 stx %g7, [%g2]
623
624 add %g2, %g3, %g2
625 ldx [%g2], %g7
626 stx %g7, [%g2]
627
628 add %g2, %g3, %g2
629 ldx [%g2], %g7
630 stx %g7, [%g2]
631
632 add %g2, %g3, %g2
633 ldx [%g2], %g7
634 stx %g7, [%g2]
635
636 ! DRAM_FAILOVER_STATUS_REG
637L36:
638 setx DRAM_FAILOVER_STATUS_REG, %g1, %g2
639 setx DRAM_REG_STEP, %g1, %g3
640 ldx [%g2], %g7
641 stx %g7, [%g2]
642
643 add %g2, %g3, %g2
644 ldx [%g2], %g7
645 stx %g7, [%g2]
646
647 add %g2, %g3, %g2
648 ldx [%g2], %g7
649 stx %g7, [%g2]
650
651 add %g2, %g3, %g2
652 ldx [%g2], %g7
653 stx %g7, [%g2]
654
655 ! DRAM_FAILOVER_MASK_REG
656L37:
657 setx DRAM_FAILOVER_MASK_REG, %g1, %g2
658 setx DRAM_REG_STEP, %g1, %g3
659 ldx [%g2], %g7
660 stx %g7, [%g2]
661
662 add %g2, %g3, %g2
663 ldx [%g2], %g7
664 stx %g7, [%g2]
665
666 add %g2, %g3, %g2
667 ldx [%g2], %g7
668 stx %g7, [%g2]
669
670 add %g2, %g3, %g2
671 ldx [%g2], %g7
672 stx %g7, [%g2]
673
674 ! DRAM_DEBUG_TRIG_ENABLE_REG
675L38:
676 setx DRAM_DEBUG_TRIG_ENABLE_REG, %g1, %g2
677 setx DRAM_REG_STEP, %g1, %g3
678 ldx [%g2], %g7
679 stx %g7, [%g2]
680
681 add %g2, %g3, %g2
682 ldx [%g2], %g7
683 stx %g7, [%g2]
684
685 add %g2, %g3, %g2
686 ldx [%g2], %g7
687 stx %g7, [%g2]
688
689 add %g2, %g3, %g2
690 ldx [%g2], %g7
691 stx %g7, [%g2]
692
693 ! DRAM_ERROR_STATUS_REG
694L38b:
695
696 setx DRAM_ERROR_STATUS_REG, %g1, %g2
697 setx DRAM_REG_STEP, %g1, %g3
698 ldx [%g2], %g7
699 stx %g7, [%g2]
700
701 add %g2, %g3, %g2
702 ldx [%g2], %g7
703 stx %g7, [%g2]
704
705 add %g2, %g3, %g2
706 ldx [%g2], %g7
707 stx %g7, [%g2]
708
709 add %g2, %g3, %g2
710 ldx [%g2], %g7
711 stx %g7, [%g2]
712
713 ! DRAM_ERROR_ADDR_REG
714L39:
715 setx DRAM_ERROR_ADDR_REG, %g1, %g2
716 setx DRAM_REG_STEP, %g1, %g3
717 ldx [%g2], %g7
718 stx %g7, [%g2]
719
720 add %g2, %g3, %g2
721 ldx [%g2], %g7
722 stx %g7, [%g2]
723
724 add %g2, %g3, %g2
725 ldx [%g2], %g7
726 stx %g7, [%g2]
727
728 add %g2, %g3, %g2
729 ldx [%g2], %g7
730 stx %g7, [%g2]
731
732 ! DRAM_ERROR_INJECT_REG
733L40:
734 setx DRAM_ERROR_INJECT_REG, %g1, %g2
735 setx DRAM_REG_STEP, %g1, %g3
736 ldx [%g2], %g7
737 stx %g7, [%g2]
738
739 add %g2, %g3, %g2
740 ldx [%g2], %g7
741 stx %g7, [%g2]
742
743 add %g2, %g3, %g2
744 ldx [%g2], %g7
745 stx %g7, [%g2]
746
747 add %g2, %g3, %g2
748 ldx [%g2], %g7
749 stx %g7, [%g2]
750
751 ! DRAM_ERROR_COUNTER_REG
752L41:
753 setx DRAM_ERROR_COUNTER_REG, %g1, %g2
754 setx DRAM_REG_STEP, %g1, %g3
755 ldx [%g2], %g7
756 stx %g7, [%g2]
757
758 add %g2, %g3, %g2
759 ldx [%g2], %g7
760 stx %g7, [%g2]
761
762 add %g2, %g3, %g2
763 ldx [%g2], %g7
764 stx %g7, [%g2]
765
766 add %g2, %g3, %g2
767 ldx [%g2], %g7
768 stx %g7, [%g2]
769
770 ! DRAM_ERROR_LOCATION_REG
771L42:
772 setx DRAM_ERROR_LOCATION_REG, %g1, %g2
773 setx DRAM_REG_STEP, %g1, %g3
774 ldx [%g2], %g7
775 stx %g7, [%g2]
776
777 add %g2, %g3, %g2
778 ldx [%g2], %g7
779 stx %g7, [%g2]
780
781 add %g2, %g3, %g2
782 ldx [%g2], %g7
783 stx %g7, [%g2]
784
785 add %g2, %g3, %g2
786 ldx [%g2], %g7
787 stx %g7, [%g2]
788
789 ! DRAM_PERF_CTL_REG
790L43:
791 setx DRAM_PERF_CTL_REG, %g1, %g2
792 setx DRAM_REG_STEP, %g1, %g3
793 ldx [%g2], %g7
794 stx %g7, [%g2]
795
796 add %g2, %g3, %g2
797 ldx [%g2], %g7
798 stx %g7, [%g2]
799
800 add %g2, %g3, %g2
801 ldx [%g2], %g7
802 stx %g7, [%g2]
803
804 add %g2, %g3, %g2
805 ldx [%g2], %g7
806 stx %g7, [%g2]
807
808 ! DRAM_PERF_COUNT_REG
809L44:
810 setx DRAM_PERF_COUNT_REG, %g1, %g2
811 setx DRAM_REG_STEP, %g1, %g3
812 ldx [%g2], %g7
813 stx %g7, [%g2]
814
815 add %g2, %g3, %g2
816 ldx [%g2], %g7
817 stx %g7, [%g2]
818
819 add %g2, %g3, %g2
820 ldx [%g2], %g7
821 stx %g7, [%g2]
822
823 add %g2, %g3, %g2
824 ldx [%g2], %g7
825 stx %g7, [%g2]
826
827 ! FBD_CHANNEL_STATE_REG
828L45:
829 setx FBD_CHANNEL_STATE_REG, %g1, %g2
830 setx DRAM_REG_STEP, %g1, %g3
831 ldx [%g2], %g7
832 stx %g7, [%g2]
833
834 add %g2, %g3, %g2
835 ldx [%g2], %g7
836 stx %g7, [%g2]
837
838 add %g2, %g3, %g2
839 ldx [%g2], %g7
840 stx %g7, [%g2]
841
842 add %g2, %g3, %g2
843 ldx [%g2], %g7
844 stx %g7, [%g2]
845
846 ! FAST_RESET_FLAG_REG
847L46:
848 setx FAST_RESET_FLAG_REG, %g1, %g2
849 setx DRAM_REG_STEP, %g1, %g3
850 ldx [%g2], %g7
851 stx %g7, [%g2]
852
853 add %g2, %g3, %g2
854 ldx [%g2], %g7
855 stx %g7, [%g2]
856
857 add %g2, %g3, %g2
858 ldx [%g2], %g7
859 stx %g7, [%g2]
860
861 add %g2, %g3, %g2
862 ldx [%g2], %g7
863 stx %g7, [%g2]
864
865 ! CHANNEL_RESET_REG
866L47:
867 setx CHANNEL_RESET_REG, %g1, %g2
868 setx DRAM_REG_STEP, %g1, %g3
869 ldx [%g2], %g7
870 stx %g7, [%g2]
871
872 add %g2, %g3, %g2
873 ldx [%g2], %g7
874 stx %g7, [%g2]
875
876 add %g2, %g3, %g2
877 ldx [%g2], %g7
878 stx %g7, [%g2]
879
880 add %g2, %g3, %g2
881 ldx [%g2], %g7
882 stx %g7, [%g2]
883
884 ! TS1_SB_NB_MAPPING_REG
885L48:
886 setx TS1_SB_NB_MAPPING_REG, %g1, %g2
887 setx DRAM_REG_STEP, %g1, %g3
888 ldx [%g2], %g7
889 stx %g7, [%g2]
890
891 add %g2, %g3, %g2
892 ldx [%g2], %g7
893 stx %g7, [%g2]
894
895 add %g2, %g3, %g2
896 ldx [%g2], %g7
897 stx %g7, [%g2]
898
899 add %g2, %g3, %g2
900 ldx [%g2], %g7
901 stx %g7, [%g2]
902
903 ! TS1_TEST_PARAMETER_REG
904L49:
905 setx TS1_TEST_PARAMETER_REG, %g1, %g2
906 setx DRAM_REG_STEP, %g1, %g3
907 ldx [%g2], %g7
908 stx %g7, [%g2]
909
910 add %g2, %g3, %g2
911 ldx [%g2], %g7
912 stx %g7, [%g2]
913
914 add %g2, %g3, %g2
915 ldx [%g2], %g7
916 stx %g7, [%g2]
917
918 add %g2, %g3, %g2
919 ldx [%g2], %g7
920 stx %g7, [%g2]
921
922 ! TS3_FAILOVER_CONFIG_REG
923L50:
924 setx TS3_FAILOVER_CONFIG_REG, %g1, %g2
925 setx DRAM_REG_STEP, %g1, %g3
926 ldx [%g2], %g7
927 stx %g7, [%g2]
928
929 add %g2, %g3, %g2
930 ldx [%g2], %g7
931 stx %g7, [%g2]
932
933 add %g2, %g3, %g2
934 ldx [%g2], %g7
935 stx %g7, [%g2]
936
937 add %g2, %g3, %g2
938 ldx [%g2], %g7
939 stx %g7, [%g2]
940
941 ! DISABLE_STATE_PERIOD_REG
942L52:
943 setx DISABLE_STATE_PERIOD_REG, %g1, %g2
944 setx DRAM_REG_STEP, %g1, %g3
945 ldx [%g2], %g7
946 stx %g7, [%g2]
947
948 add %g2, %g3, %g2
949 ldx [%g2], %g7
950 stx %g7, [%g2]
951
952 add %g2, %g3, %g2
953 ldx [%g2], %g7
954 stx %g7, [%g2]
955
956 add %g2, %g3, %g2
957 ldx [%g2], %g7
958 stx %g7, [%g2]
959
960 ! CALIBRATE_STATE_PERIOD_REG
961L54:
962 setx CALIBRATE_STATE_PERIOD_REG, %g1, %g2
963 setx DRAM_REG_STEP, %g1, %g3
964 ldx [%g2], %g7
965 stx %g7, [%g2]
966
967 add %g2, %g3, %g2
968 ldx [%g2], %g7
969 stx %g7, [%g2]
970
971 add %g2, %g3, %g2
972 ldx [%g2], %g7
973 stx %g7, [%g2]
974
975 add %g2, %g3, %g2
976 ldx [%g2], %g7
977 stx %g7, [%g2]
978
979 ! TRAINING_STATE_MIN_TIME_REG
980L56:
981 setx TRAINING_STATE_MIN_TIME_REG, %g1, %g2
982 setx DRAM_REG_STEP, %g1, %g3
983 ldx [%g2], %g7
984 stx %g7, [%g2]
985
986 add %g2, %g3, %g2
987 ldx [%g2], %g7
988 stx %g7, [%g2]
989
990 add %g2, %g3, %g2
991 ldx [%g2], %g7
992 stx %g7, [%g2]
993
994 add %g2, %g3, %g2
995 ldx [%g2], %g7
996 stx %g7, [%g2]
997
998 ! TRAINING_STATE_DONE_REG
999L57:
1000 setx TRAINING_STATE_DONE_REG, %g1, %g2
1001 setx DRAM_REG_STEP, %g1, %g3
1002 ldx [%g2], %g7
1003 stx %g7, [%g2]
1004
1005 add %g2, %g3, %g2
1006 ldx [%g2], %g7
1007 stx %g7, [%g2]
1008
1009 add %g2, %g3, %g2
1010 ldx [%g2], %g7
1011 stx %g7, [%g2]
1012
1013 add %g2, %g3, %g2
1014 ldx [%g2], %g7
1015 stx %g7, [%g2]
1016
1017 ! TRAINING_STATE_TIMEOUT_REG
1018L58:
1019 setx TRAINING_STATE_TIMEOUT_REG, %g1, %g2
1020 setx DRAM_REG_STEP, %g1, %g3
1021 ldx [%g2], %g7
1022 stx %g7, [%g2]
1023
1024 add %g2, %g3, %g2
1025 ldx [%g2], %g7
1026 stx %g7, [%g2]
1027
1028 add %g2, %g3, %g2
1029 ldx [%g2], %g7
1030 stx %g7, [%g2]
1031
1032 add %g2, %g3, %g2
1033 ldx [%g2], %g7
1034 stx %g7, [%g2]
1035
1036 ! TESTING_STATE_DONE_REG
1037L59:
1038 setx TESTING_STATE_DONE_REG, %g1, %g2
1039 setx DRAM_REG_STEP, %g1, %g3
1040 ldx [%g2], %g7
1041 stx %g7, [%g2]
1042
1043 add %g2, %g3, %g2
1044 ldx [%g2], %g7
1045 stx %g7, [%g2]
1046
1047 add %g2, %g3, %g2
1048 ldx [%g2], %g7
1049 stx %g7, [%g2]
1050
1051 add %g2, %g3, %g2
1052 ldx [%g2], %g7
1053 stx %g7, [%g2]
1054
1055 ! TESTING_STATE_TIMEOUT_REG
1056L60:
1057 setx TESTING_STATE_TIMEOUT_REG, %g1, %g2
1058 setx DRAM_REG_STEP, %g1, %g3
1059 ldx [%g2], %g7
1060 stx %g7, [%g2]
1061
1062 add %g2, %g3, %g2
1063 ldx [%g2], %g7
1064 stx %g7, [%g2]
1065
1066 add %g2, %g3, %g2
1067 ldx [%g2], %g7
1068 stx %g7, [%g2]
1069
1070 add %g2, %g3, %g2
1071 ldx [%g2], %g7
1072 stx %g7, [%g2]
1073
1074 ! POLLING_STATE_DONE_REG
1075L61:
1076 setx POLLING_STATE_DONE_REG, %g1, %g2
1077 setx DRAM_REG_STEP, %g1, %g3
1078 ldx [%g2], %g7
1079 stx %g7, [%g2]
1080
1081 add %g2, %g3, %g2
1082 ldx [%g2], %g7
1083 stx %g7, [%g2]
1084
1085 add %g2, %g3, %g2
1086 ldx [%g2], %g7
1087 stx %g7, [%g2]
1088
1089 add %g2, %g3, %g2
1090 ldx [%g2], %g7
1091 stx %g7, [%g2]
1092
1093 ! POLLING_STATE_TIMEOUT_REG
1094L62:
1095 setx POLLING_STATE_TIMEOUT_REG, %g1, %g2
1096 setx DRAM_REG_STEP, %g1, %g3
1097 ldx [%g2], %g7
1098 stx %g7, [%g2]
1099
1100 add %g2, %g3, %g2
1101 ldx [%g2], %g7
1102 stx %g7, [%g2]
1103
1104 add %g2, %g3, %g2
1105 ldx [%g2], %g7
1106 stx %g7, [%g2]
1107
1108 add %g2, %g3, %g2
1109 ldx [%g2], %g7
1110 stx %g7, [%g2]
1111
1112 ! CONFIG_STATE_DONE_REG
1113L63:
1114 setx CONFIG_STATE_DONE_REG, %g1, %g2
1115 setx DRAM_REG_STEP, %g1, %g3
1116 ldx [%g2], %g7
1117 stx %g7, [%g2]
1118
1119 add %g2, %g3, %g2
1120 ldx [%g2], %g7
1121 stx %g7, [%g2]
1122
1123 add %g2, %g3, %g2
1124 ldx [%g2], %g7
1125 stx %g7, [%g2]
1126
1127 add %g2, %g3, %g2
1128 ldx [%g2], %g7
1129 stx %g7, [%g2]
1130
1131 ! CONFIG_STATE_TIMEOUT_PERIOD_REG
1132L64:
1133 setx CONFIG_STATE_TIMEOUT_PERIOD_REG, %g1, %g2
1134 setx DRAM_REG_STEP, %g1, %g3
1135 ldx [%g2], %g7
1136 stx %g7, [%g2]
1137
1138 add %g2, %g3, %g2
1139 ldx [%g2], %g7
1140 stx %g7, [%g2]
1141
1142 add %g2, %g3, %g2
1143 ldx [%g2], %g7
1144 stx %g7, [%g2]
1145
1146 add %g2, %g3, %g2
1147 ldx [%g2], %g7
1148 stx %g7, [%g2]
1149
1150 ! DRAM_PER_RANK_CKE_REG
1151L65:
1152 setx DRAM_PER_RANK_CKE_REG, %g1, %g2
1153 setx DRAM_REG_STEP, %g1, %g3
1154 ldx [%g2], %g7
1155 stx %g7, [%g2]
1156
1157 add %g2, %g3, %g2
1158 ldx [%g2], %g7
1159 stx %g7, [%g2]
1160
1161 add %g2, %g3, %g2
1162 ldx [%g2], %g7
1163 stx %g7, [%g2]
1164
1165 add %g2, %g3, %g2
1166 ldx [%g2], %g7
1167 stx %g7, [%g2]
1168
1169 ! LOS_DURATION_REG
1170L66:
1171 setx LOS_DURATION_REG, %g1, %g2
1172 setx DRAM_REG_STEP, %g1, %g3
1173 ldx [%g2], %g7
1174 stx %g7, [%g2]
1175
1176 add %g2, %g3, %g2
1177 ldx [%g2], %g7
1178 stx %g7, [%g2]
1179
1180 add %g2, %g3, %g2
1181 ldx [%g2], %g7
1182 stx %g7, [%g2]
1183
1184 add %g2, %g3, %g2
1185 ldx [%g2], %g7
1186 stx %g7, [%g2]
1187
1188 ! SYNC_FRAME_FREQ_REG
1189L67:
1190 setx SYNC_FRAME_FREQ_REG, %g1, %g2
1191 setx DRAM_REG_STEP, %g1, %g3
1192 ldx [%g2], %g7
1193 stx %g7, [%g2]
1194
1195 add %g2, %g3, %g2
1196 ldx [%g2], %g7
1197 stx %g7, [%g2]
1198
1199 add %g2, %g3, %g2
1200 ldx [%g2], %g7
1201 stx %g7, [%g2]
1202
1203 add %g2, %g3, %g2
1204 ldx [%g2], %g7
1205 stx %g7, [%g2]
1206
1207 ! CHANNEL_READ_LATENCY_REG
1208L68:
1209 setx CHANNEL_READ_LATENCY_REG, %g1, %g2
1210 setx DRAM_REG_STEP, %g1, %g3
1211 ldx [%g2], %g7
1212 stx %g7, [%g2]
1213
1214 add %g2, %g3, %g2
1215 ldx [%g2], %g7
1216 stx %g7, [%g2]
1217
1218 add %g2, %g3, %g2
1219 ldx [%g2], %g7
1220 stx %g7, [%g2]
1221
1222 add %g2, %g3, %g2
1223 ldx [%g2], %g7
1224 stx %g7, [%g2]
1225
1226 ! LOOPBACK_MODE_CTRL_REG
1227L70:
1228 setx LOOPBACK_MODE_CTRL_REG, %g1, %g2
1229 setx DRAM_REG_STEP, %g1, %g3
1230 ldx [%g2], %g7
1231 stx %g7, [%g2]
1232
1233 add %g2, %g3, %g2
1234 ldx [%g2], %g7
1235 stx %g7, [%g2]
1236
1237 add %g2, %g3, %g2
1238 ldx [%g2], %g7
1239 stx %g7, [%g2]
1240
1241 add %g2, %g3, %g2
1242 ldx [%g2], %g7
1243 stx %g7, [%g2]
1244
1245 ! SERDES_CONFIG_BUS_REG
1246L71:
1247 setx SERDES_CONFIG_BUS_REG, %g1, %g2
1248 setx DRAM_REG_STEP, %g1, %g3
1249 ldx [%g2], %g7
1250 stx %g7, [%g2]
1251
1252 add %g2, %g3, %g2
1253 ldx [%g2], %g7
1254 stx %g7, [%g2]
1255
1256 add %g2, %g3, %g2
1257 ldx [%g2], %g7
1258 stx %g7, [%g2]
1259
1260 add %g2, %g3, %g2
1261 ldx [%g2], %g7
1262 stx %g7, [%g2]
1263
1264 ! SERDES_XMT_RCV_DIFF_INV_REG
1265L72:
1266 setx SERDES_XMT_RCV_DIFF_INV_REG, %g1, %g2
1267 setx DRAM_REG_STEP, %g1, %g3
1268 ldx [%g2], %g7
1269 stx %g7, [%g2]
1270
1271 add %g2, %g3, %g2
1272 ldx [%g2], %g7
1273 stx %g7, [%g2]
1274
1275 add %g2, %g3, %g2
1276 ldx [%g2], %g7
1277 stx %g7, [%g2]
1278
1279 add %g2, %g3, %g2
1280 ldx [%g2], %g7
1281 stx %g7, [%g2]
1282
1283 ! MCU_SYNDROME_REG
1284L73:
1285 setx MCU_SYNDROME_REG, %g1, %g2
1286 setx DRAM_REG_STEP, %g1, %g3
1287 ldx [%g2], %g7
1288 stx %g7, [%g2]
1289
1290 add %g2, %g3, %g2
1291 ldx [%g2], %g7
1292 stx %g7, [%g2]
1293
1294 add %g2, %g3, %g2
1295 ldx [%g2], %g7
1296 stx %g7, [%g2]
1297
1298 add %g2, %g3, %g2
1299 ldx [%g2], %g7
1300 stx %g7, [%g2]
1301
1302 ! INJ_ERR_SOURCE_REG
1303L74:
1304 setx INJ_ERR_SOURCE_REG, %g1, %g2
1305 setx DRAM_REG_STEP, %g1, %g3
1306 ldx [%g2], %g7
1307 stx %g7, [%g2]
1308
1309 add %g2, %g3, %g2
1310 ldx [%g2], %g7
1311 stx %g7, [%g2]
1312
1313 add %g2, %g3, %g2
1314 ldx [%g2], %g7
1315 stx %g7, [%g2]
1316
1317 add %g2, %g3, %g2
1318 ldx [%g2], %g7
1319 stx %g7, [%g2]
1320
1321 ! MCU_FBR_COUNT_REG
1322L75:
1323 setx MCU_FBR_COUNT_REG, %g1, %g2
1324 setx DRAM_REG_STEP, %g1, %g3
1325 ldx [%g2], %g7
1326 stx %g7, [%g2]
1327
1328 add %g2, %g3, %g2
1329 ldx [%g2], %g7
1330 stx %g7, [%g2]
1331
1332 add %g2, %g3, %g2
1333 ldx [%g2], %g7
1334 stx %g7, [%g2]
1335
1336 add %g2, %g3, %g2
1337 ldx [%g2], %g7
1338 stx %g7, [%g2]
1339
1340
1341test_passed:
1342 EXIT_GOOD
1343
1344test_failed:
1345 EXIT_BAD
1346
1347
1348/************************************************************************
1349 Test case data start
1350 ************************************************************************/
1351.data
1352user_data_start:
1353.end
1354
1355
1356
Full OpenSPARC design & verification tarball including full HDL.