| 1 | // ========== Copyright Header Begin ========================================== |
| 2 | // |
| 3 | // OpenSPARC T2 Processor File: reg.bind.vri |
| 4 | // Copyright (C) 1995-2007 Sun Microsystems, Inc. All Rights Reserved |
| 5 | // 4150 Network Circle, Santa Clara, California 95054, U.S.A. |
| 6 | // |
| 7 | // * DO NOT ALTER OR REMOVE COPYRIGHT NOTICES OR THIS FILE HEADER. |
| 8 | // |
| 9 | // This program is free software; you can redistribute it and/or modify |
| 10 | // it under the terms of the GNU General Public License as published by |
| 11 | // the Free Software Foundation; version 2 of the License. |
| 12 | // |
| 13 | // This program is distributed in the hope that it will be useful, |
| 14 | // but WITHOUT ANY WARRANTY; without even the implied warranty of |
| 15 | // MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the |
| 16 | // GNU General Public License for more details. |
| 17 | // |
| 18 | // You should have received a copy of the GNU General Public License |
| 19 | // along with this program; if not, write to the Free Software |
| 20 | // Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA |
| 21 | // |
| 22 | // For the avoidance of doubt, and except that if any non-GPL license |
| 23 | // choice is available it will apply instead, Sun elects to use only |
| 24 | // the General Public License version 2 (GPLv2) at this time for any |
| 25 | // software where a choice of GPL license versions is made |
| 26 | // available with the language indicating that GPLv2 or any later version |
| 27 | // may be used, or where a choice of which version of the GPL is applied is |
| 28 | // otherwise unspecified. |
| 29 | // |
| 30 | // Please contact Sun Microsystems, Inc., 4150 Network Circle, Santa Clara, |
| 31 | // CA 95054 USA or visit www.sun.com if you need additional information or |
| 32 | // have any questions. |
| 33 | // |
| 34 | // ========== Copyright Header End ============================================ |
| 35 | #ifndef INC_REG_BIND_VRI |
| 36 | #define INC_REG_BIND_VRI |
| 37 | |
| 38 | #include "reg.port.vri" |
| 39 | #include "reg.if.vri" |
| 40 | |
| 41 | //----------------- Reset status register --------------------- |
| 42 | bind reg__port creg_bind_rstat { |
| 43 | regBits { |
| 44 | reg_rst_if.zero, // 63 |
| 45 | reg_rst_if.zero, // 62 |
| 46 | reg_rst_if.zero, // 61 |
| 47 | reg_rst_if.zero, // 60 |
| 48 | reg_rst_if.zero, // 59 |
| 49 | reg_rst_if.zero, // 58 |
| 50 | reg_rst_if.zero, // 57 |
| 51 | reg_rst_if.zero, // 56 |
| 52 | reg_rst_if.zero, // 55 |
| 53 | reg_rst_if.zero, // 54 |
| 54 | reg_rst_if.zero, // 53 |
| 55 | reg_rst_if.zero, // 52 |
| 56 | reg_rst_if.zero, // 51 |
| 57 | reg_rst_if.zero, // 50 |
| 58 | reg_rst_if.zero, // 49 |
| 59 | reg_rst_if.zero, // 48 |
| 60 | reg_rst_if.zero, // 47 |
| 61 | reg_rst_if.zero, // 46 |
| 62 | reg_rst_if.zero, // 45 |
| 63 | reg_rst_if.zero, // 44 |
| 64 | reg_rst_if.zero, // 43 |
| 65 | reg_rst_if.zero, // 42 |
| 66 | reg_rst_if.zero, // 41 |
| 67 | reg_rst_if.zero, // 40 |
| 68 | reg_rst_if.zero, // 39 |
| 69 | reg_rst_if.zero, // 38 |
| 70 | reg_rst_if.zero, // 37 |
| 71 | reg_rst_if.zero, // 36 |
| 72 | reg_rst_if.zero, // 35 |
| 73 | reg_rst_if.zero, // 34 |
| 74 | reg_rst_if.zero, // 33 |
| 75 | reg_rst_if.zero, // 32 |
| 76 | reg_rst_if.zero, // 31 |
| 77 | reg_rst_if.zero, // 30 |
| 78 | reg_rst_if.zero, // 29 |
| 79 | reg_rst_if.zero, // 28 |
| 80 | reg_rst_if.zero, // 27 |
| 81 | reg_rst_if.zero, // 26 |
| 82 | reg_rst_if.zero, // 25 |
| 83 | reg_rst_if.zero, // 24 |
| 84 | reg_rst_if.zero, // 23 |
| 85 | reg_rst_if.zero, // 22 |
| 86 | reg_rst_if.zero, // 21 |
| 87 | reg_rst_if.zero, // 20 |
| 88 | reg_rst_if.zero, // 19 |
| 89 | reg_rst_if.zero, // 18 |
| 90 | reg_rst_if.zero, // 17 |
| 91 | reg_rst_if.zero, // 16 |
| 92 | reg_rst_if.zero, // 15 |
| 93 | reg_rst_if.zero, // 14 |
| 94 | reg_rst_if.zero, // 13 |
| 95 | reg_rst_if.zero, // 12 |
| 96 | reg_rst_if.status_shdw, // 11: 9 |
| 97 | reg_rst_if.zero, // 8 |
| 98 | reg_rst_if.zero, // 7 |
| 99 | reg_rst_if.zero, // 6 |
| 100 | reg_rst_if.zero, // 5 |
| 101 | reg_rst_if.zero, // 4 |
| 102 | reg_rst_if.status, // 3:1 |
| 103 | reg_rst_if.zero // 0 |
| 104 | }; |
| 105 | } |
| 106 | |
| 107 | //----------------- Reset source register --------------------- |
| 108 | bind reg__port creg_bind_rsrc { |
| 109 | regBits { |
| 110 | reg_rst_if.zero, // 63 |
| 111 | reg_rst_if.zero, // 62 |
| 112 | reg_rst_if.zero, // 61 |
| 113 | reg_rst_if.zero, // 60 |
| 114 | reg_rst_if.zero, // 59 |
| 115 | reg_rst_if.zero, // 58 |
| 116 | reg_rst_if.zero, // 57 |
| 117 | reg_rst_if.zero, // 56 |
| 118 | reg_rst_if.zero, // 55 |
| 119 | reg_rst_if.zero, // 54 |
| 120 | reg_rst_if.zero, // 53 |
| 121 | reg_rst_if.zero, // 52 |
| 122 | reg_rst_if.zero, // 51 |
| 123 | reg_rst_if.zero, // 50 |
| 124 | reg_rst_if.zero, // 49 |
| 125 | reg_rst_if.zero, // 48 |
| 126 | reg_rst_if.zero, // 47 |
| 127 | reg_rst_if.zero, // 46 |
| 128 | reg_rst_if.zero, // 45 |
| 129 | reg_rst_if.zero, // 44 |
| 130 | reg_rst_if.zero, // 43 |
| 131 | reg_rst_if.zero, // 42 |
| 132 | reg_rst_if.zero, // 41 |
| 133 | reg_rst_if.zero, // 40 |
| 134 | reg_rst_if.zero, // 39 |
| 135 | reg_rst_if.zero, // 38 |
| 136 | reg_rst_if.zero, // 37 |
| 137 | reg_rst_if.zero, // 36 |
| 138 | reg_rst_if.zero, // 35 |
| 139 | reg_rst_if.zero, // 34 |
| 140 | reg_rst_if.zero, // 33 |
| 141 | reg_rst_if.zero, // 32 |
| 142 | reg_rst_if.zero, // 31 |
| 143 | reg_rst_if.zero, // 30 |
| 144 | reg_rst_if.zero, // 29 |
| 145 | reg_rst_if.zero, // 28 |
| 146 | reg_rst_if.zero, // 27 |
| 147 | reg_rst_if.zero, // 26 |
| 148 | reg_rst_if.zero, // 25 |
| 149 | reg_rst_if.zero, // 24 |
| 150 | reg_rst_if.zero, // 23 |
| 151 | reg_rst_if.zero, // 22 |
| 152 | reg_rst_if.zero, // 21 |
| 153 | reg_rst_if.zero, // 20 |
| 154 | reg_rst_if.zero, // 19 |
| 155 | reg_rst_if.zero, // 18 |
| 156 | reg_rst_if.zero, // 17 |
| 157 | reg_rst_if.zero, // 16 |
| 158 | // reg_rst_if.zero, // 15 // Modification for RST spec 1.04 |
| 159 | // reg_rst_if.zero, // 14 |
| 160 | // reg_rst_if.zero, // 13 |
| 161 | // reg_rst_if.zero, // 12 |
| 162 | // reg_rst_if.zero, // 11 |
| 163 | // reg_rst_if.zero, // 10 |
| 164 | // reg_rst_if.zero, // 9 |
| 165 | // reg_rst_if.zero, // 8 |
| 166 | // reg_rst_if.zero, // 7 |
| 167 | // reg_rst_if.reset_src // 6:0 |
| 168 | reg_rst_if.reset_src // 15:0 |
| 169 | }; |
| 170 | } |
| 171 | |
| 172 | //----------------- Reset generate register --------------------- |
| 173 | bind reg__port creg_bind_rgen { |
| 174 | regBits { |
| 175 | reg_rst_if.zero, // 63 |
| 176 | reg_rst_if.zero, // 62 |
| 177 | reg_rst_if.zero, // 61 |
| 178 | reg_rst_if.zero, // 60 |
| 179 | reg_rst_if.zero, // 59 |
| 180 | reg_rst_if.zero, // 58 |
| 181 | reg_rst_if.zero, // 57 |
| 182 | reg_rst_if.zero, // 56 |
| 183 | reg_rst_if.zero, // 55 |
| 184 | reg_rst_if.zero, // 54 |
| 185 | reg_rst_if.zero, // 53 |
| 186 | reg_rst_if.zero, // 52 |
| 187 | reg_rst_if.zero, // 51 |
| 188 | reg_rst_if.zero, // 50 |
| 189 | reg_rst_if.zero, // 49 |
| 190 | reg_rst_if.zero, // 48 |
| 191 | reg_rst_if.zero, // 47 |
| 192 | reg_rst_if.zero, // 46 |
| 193 | reg_rst_if.zero, // 45 |
| 194 | reg_rst_if.zero, // 44 |
| 195 | reg_rst_if.zero, // 43 |
| 196 | reg_rst_if.zero, // 42 |
| 197 | reg_rst_if.zero, // 41 |
| 198 | reg_rst_if.zero, // 40 |
| 199 | reg_rst_if.zero, // 39 |
| 200 | reg_rst_if.zero, // 38 |
| 201 | reg_rst_if.zero, // 37 |
| 202 | reg_rst_if.zero, // 36 |
| 203 | reg_rst_if.zero, // 35 |
| 204 | reg_rst_if.zero, // 34 |
| 205 | reg_rst_if.zero, // 33 |
| 206 | reg_rst_if.zero, // 32 |
| 207 | reg_rst_if.zero, // 31 |
| 208 | reg_rst_if.zero, // 30 |
| 209 | reg_rst_if.zero, // 29 |
| 210 | reg_rst_if.zero, // 28 |
| 211 | reg_rst_if.zero, // 27 |
| 212 | reg_rst_if.zero, // 26 |
| 213 | reg_rst_if.zero, // 25 |
| 214 | reg_rst_if.zero, // 24 |
| 215 | reg_rst_if.zero, // 23 |
| 216 | reg_rst_if.zero, // 22 |
| 217 | reg_rst_if.zero, // 21 |
| 218 | reg_rst_if.zero, // 20 |
| 219 | reg_rst_if.zero, // 19 |
| 220 | reg_rst_if.zero, // 18 |
| 221 | reg_rst_if.zero, // 17 |
| 222 | reg_rst_if.zero, // 16 |
| 223 | reg_rst_if.zero, // 15 |
| 224 | reg_rst_if.zero, // 14 |
| 225 | reg_rst_if.zero, // 13 |
| 226 | reg_rst_if.zero, // 12 |
| 227 | reg_rst_if.zero, // 11 |
| 228 | reg_rst_if.zero, // 10 |
| 229 | reg_rst_if.zero, // 9 |
| 230 | reg_rst_if.zero, // 8 |
| 231 | reg_rst_if.zero, // 7 |
| 232 | reg_rst_if.zero, // 6 |
| 233 | reg_rst_if.zero, // 5 |
| 234 | reg_rst_if.zero, // 4 |
| 235 | // reg_rst_if.zero, // 3 // Modification for RST spec 1.04 |
| 236 | // reg_rst_if.zero, // 2 |
| 237 | // reg_rst_if.reset_gen // 1:0 |
| 238 | reg_rst_if.reset_gen // 3:0 |
| 239 | }; |
| 240 | } |
| 241 | |
| 242 | //----------------- Reset subsystem register --------------------- |
| 243 | bind reg__port creg_bind_rssys { |
| 244 | regBits { |
| 245 | reg_rst_if.zero, // 63 |
| 246 | reg_rst_if.zero, // 62 |
| 247 | reg_rst_if.zero, // 61 |
| 248 | reg_rst_if.zero, // 60 |
| 249 | reg_rst_if.zero, // 59 |
| 250 | reg_rst_if.zero, // 58 |
| 251 | reg_rst_if.zero, // 57 |
| 252 | reg_rst_if.zero, // 56 |
| 253 | reg_rst_if.zero, // 55 |
| 254 | reg_rst_if.zero, // 54 |
| 255 | reg_rst_if.zero, // 53 |
| 256 | reg_rst_if.zero, // 52 |
| 257 | reg_rst_if.zero, // 51 |
| 258 | reg_rst_if.zero, // 50 |
| 259 | reg_rst_if.zero, // 49 |
| 260 | reg_rst_if.zero, // 48 |
| 261 | reg_rst_if.zero, // 47 |
| 262 | reg_rst_if.zero, // 46 |
| 263 | reg_rst_if.zero, // 45 |
| 264 | reg_rst_if.zero, // 44 |
| 265 | reg_rst_if.zero, // 43 |
| 266 | reg_rst_if.zero, // 42 |
| 267 | reg_rst_if.zero, // 41 |
| 268 | reg_rst_if.zero, // 40 |
| 269 | reg_rst_if.zero, // 39 |
| 270 | reg_rst_if.zero, // 38 |
| 271 | reg_rst_if.zero, // 37 |
| 272 | reg_rst_if.zero, // 36 |
| 273 | reg_rst_if.zero, // 35 |
| 274 | reg_rst_if.zero, // 34 |
| 275 | reg_rst_if.zero, // 33 |
| 276 | reg_rst_if.zero, // 32 |
| 277 | reg_rst_if.zero, // 31 |
| 278 | reg_rst_if.zero, // 30 |
| 279 | reg_rst_if.zero, // 29 |
| 280 | reg_rst_if.zero, // 28 |
| 281 | reg_rst_if.zero, // 27 |
| 282 | reg_rst_if.zero, // 26 |
| 283 | reg_rst_if.zero, // 25 |
| 284 | reg_rst_if.zero, // 24 |
| 285 | reg_rst_if.zero, // 23 |
| 286 | reg_rst_if.zero, // 22 |
| 287 | reg_rst_if.zero, // 21 |
| 288 | reg_rst_if.zero, // 20 |
| 289 | reg_rst_if.zero, // 19 |
| 290 | reg_rst_if.zero, // 18 |
| 291 | reg_rst_if.zero, // 17 |
| 292 | reg_rst_if.zero, // 16 |
| 293 | reg_rst_if.zero, // 15 |
| 294 | reg_rst_if.zero, // 14 |
| 295 | reg_rst_if.zero, // 13 |
| 296 | reg_rst_if.zero, // 12 |
| 297 | reg_rst_if.zero, // 11 |
| 298 | reg_rst_if.zero, // 10 |
| 299 | reg_rst_if.zero, // 9 |
| 300 | reg_rst_if.zero, // 8 |
| 301 | reg_rst_if.zero, // 7 |
| 302 | reg_rst_if.zero, // 6 |
| 303 | reg_rst_if.mcu_selfrsh, // 5 |
| 304 | reg_rst_if.zero, // 4 |
| 305 | reg_rst_if.zero, // 3 |
| 306 | reg_rst_if.zero, // 2 |
| 307 | reg_rst_if.ssys_reset // 1:0 |
| 308 | }; |
| 309 | } |
| 310 | |
| 311 | //----------------- Reset fatal error enable register --------------------- |
| 312 | bind reg__port creg_bind_rfee { |
| 313 | regBits { |
| 314 | reg_rst_if.zero, // 63 |
| 315 | reg_rst_if.zero, // 62 |
| 316 | reg_rst_if.zero, // 61 |
| 317 | reg_rst_if.zero, // 60 |
| 318 | reg_rst_if.zero, // 59 |
| 319 | reg_rst_if.zero, // 58 |
| 320 | reg_rst_if.zero, // 57 |
| 321 | reg_rst_if.zero, // 56 |
| 322 | reg_rst_if.zero, // 55 |
| 323 | reg_rst_if.zero, // 54 |
| 324 | reg_rst_if.zero, // 53 |
| 325 | reg_rst_if.zero, // 52 |
| 326 | reg_rst_if.zero, // 51 |
| 327 | reg_rst_if.zero, // 50 |
| 328 | reg_rst_if.zero, // 49 |
| 329 | reg_rst_if.zero, // 48 |
| 330 | reg_rst_if.zero, // 47 |
| 331 | reg_rst_if.zero, // 46 |
| 332 | reg_rst_if.zero, // 45 |
| 333 | reg_rst_if.zero, // 44 |
| 334 | reg_rst_if.zero, // 43 |
| 335 | reg_rst_if.zero, // 42 |
| 336 | reg_rst_if.zero, // 41 |
| 337 | reg_rst_if.zero, // 40 |
| 338 | reg_rst_if.zero, // 39 |
| 339 | reg_rst_if.zero, // 38 |
| 340 | reg_rst_if.zero, // 37 |
| 341 | reg_rst_if.zero, // 36 |
| 342 | reg_rst_if.zero, // 35 |
| 343 | reg_rst_if.zero, // 34 |
| 344 | reg_rst_if.zero, // 33 |
| 345 | reg_rst_if.zero, // 32 |
| 346 | reg_rst_if.zero, // 31 |
| 347 | reg_rst_if.zero, // 30 |
| 348 | reg_rst_if.zero, // 29 |
| 349 | reg_rst_if.zero, // 28 |
| 350 | reg_rst_if.zero, // 27 |
| 351 | reg_rst_if.zero, // 26 |
| 352 | reg_rst_if.zero, // 25 |
| 353 | reg_rst_if.zero, // 24 |
| 354 | reg_rst_if.zero, // 23 |
| 355 | reg_rst_if.zero, // 22 |
| 356 | reg_rst_if.zero, // 21 |
| 357 | reg_rst_if.zero, // 20 |
| 358 | reg_rst_if.zero, // 19 |
| 359 | reg_rst_if.zero, // 18 |
| 360 | reg_rst_if.zero, // 17 |
| 361 | reg_rst_if.zero, // 16 |
| 362 | reg_rst_if.reset_fee, // 15:8 |
| 363 | reg_rst_if.zero, // 7 |
| 364 | reg_rst_if.zero, // 6 |
| 365 | reg_rst_if.zero, // 5 |
| 366 | reg_rst_if.zero, // 4 |
| 367 | reg_rst_if.zero, // 3 |
| 368 | reg_rst_if.zero, // 2 |
| 369 | reg_rst_if.zero, // 1 |
| 370 | reg_rst_if.zero // 0 |
| 371 | }; |
| 372 | } |
| 373 | |
| 374 | bind reg__port creg_bind_proptime { |
| 375 | regBits |
| 376 | { |
| 377 | |
| 378 | reg_rst_if.zero, // 63 |
| 379 | reg_rst_if.zero, // 62 |
| 380 | reg_rst_if.zero, // 61 |
| 381 | reg_rst_if.zero, // 60 |
| 382 | reg_rst_if.zero, // 59 |
| 383 | reg_rst_if.zero, // 58 |
| 384 | reg_rst_if.zero, // 57 |
| 385 | reg_rst_if.zero, // 56 |
| 386 | reg_rst_if.zero, // 55 |
| 387 | reg_rst_if.zero, // 54 |
| 388 | reg_rst_if.zero, // 53 |
| 389 | reg_rst_if.zero, // 52 |
| 390 | reg_rst_if.zero, // 51 |
| 391 | reg_rst_if.zero, // 50 |
| 392 | reg_rst_if.zero, // 49 |
| 393 | reg_rst_if.zero, // 48 |
| 394 | reg_rst_if.zero, // 47 |
| 395 | reg_rst_if.zero, // 46 |
| 396 | reg_rst_if.zero, // 45 |
| 397 | reg_rst_if.zero, // 44 |
| 398 | reg_rst_if.zero, // 43 |
| 399 | reg_rst_if.zero, // 42 |
| 400 | reg_rst_if.zero, // 41 |
| 401 | reg_rst_if.zero, // 40 |
| 402 | reg_rst_if.zero, // 39 |
| 403 | reg_rst_if.zero, // 38 |
| 404 | reg_rst_if.zero, // 37 |
| 405 | reg_rst_if.zero, // 36 |
| 406 | reg_rst_if.zero, // 35 |
| 407 | reg_rst_if.zero, // 34 |
| 408 | reg_rst_if.zero, // 33 |
| 409 | reg_rst_if.zero, // 32 |
| 410 | reg_rst_if.zero, // 31 |
| 411 | reg_rst_if.zero, // 30 |
| 412 | reg_rst_if.zero, // 29 |
| 413 | reg_rst_if.zero, // 28 |
| 414 | reg_rst_if.zero, // 27 |
| 415 | reg_rst_if.zero, // 26 |
| 416 | reg_rst_if.zero, // 25 |
| 417 | reg_rst_if.zero, // 24 |
| 418 | reg_rst_if.zero, // 23 |
| 419 | reg_rst_if.zero, // 22 |
| 420 | reg_rst_if.zero, // 21 |
| 421 | reg_rst_if.zero, // 20 |
| 422 | reg_rst_if.zero, // 19 |
| 423 | reg_rst_if.zero, // 18 |
| 424 | reg_rst_if.zero, // 17 |
| 425 | reg_rst_if.zero, // 16 |
| 426 | reg_rst_if.prop_count // 15:0 |
| 427 | } ; |
| 428 | } |
| 429 | |
| 430 | bind reg__port creg_bind_locktime { |
| 431 | regBits |
| 432 | { |
| 433 | |
| 434 | reg_rst_if.zero, // 63 |
| 435 | reg_rst_if.zero, // 62 |
| 436 | reg_rst_if.zero, // 61 |
| 437 | reg_rst_if.zero, // 60 |
| 438 | reg_rst_if.zero, // 59 |
| 439 | reg_rst_if.zero, // 58 |
| 440 | reg_rst_if.zero, // 57 |
| 441 | reg_rst_if.zero, // 56 |
| 442 | reg_rst_if.zero, // 55 |
| 443 | reg_rst_if.zero, // 54 |
| 444 | reg_rst_if.zero, // 53 |
| 445 | reg_rst_if.zero, // 52 |
| 446 | reg_rst_if.zero, // 51 |
| 447 | reg_rst_if.zero, // 50 |
| 448 | reg_rst_if.zero, // 49 |
| 449 | reg_rst_if.zero, // 48 |
| 450 | reg_rst_if.zero, // 47 |
| 451 | reg_rst_if.zero, // 46 |
| 452 | reg_rst_if.zero, // 45 |
| 453 | reg_rst_if.zero, // 44 |
| 454 | reg_rst_if.zero, // 43 |
| 455 | reg_rst_if.zero, // 42 |
| 456 | reg_rst_if.zero, // 41 |
| 457 | reg_rst_if.zero, // 40 |
| 458 | reg_rst_if.zero, // 39 |
| 459 | reg_rst_if.zero, // 38 |
| 460 | reg_rst_if.zero, // 37 |
| 461 | reg_rst_if.zero, // 36 |
| 462 | reg_rst_if.zero, // 35 |
| 463 | reg_rst_if.zero, // 34 |
| 464 | reg_rst_if.zero, // 33 |
| 465 | reg_rst_if.zero, // 32 |
| 466 | reg_rst_if.zero, // 31 |
| 467 | reg_rst_if.zero, // 30 |
| 468 | reg_rst_if.zero, // 29 |
| 469 | reg_rst_if.zero, // 28 |
| 470 | reg_rst_if.zero, // 27 |
| 471 | reg_rst_if.zero, // 26 |
| 472 | reg_rst_if.zero, // 25 |
| 473 | reg_rst_if.zero, // 24 |
| 474 | reg_rst_if.zero, // 23 |
| 475 | reg_rst_if.zero, // 22 |
| 476 | reg_rst_if.zero, // 21 |
| 477 | reg_rst_if.zero, // 20 |
| 478 | reg_rst_if.zero, // 19 |
| 479 | reg_rst_if.zero, // 18 |
| 480 | reg_rst_if.zero, // 17 |
| 481 | reg_rst_if.zero, // 16 |
| 482 | reg_rst_if.lock_count // 15:0 |
| 483 | } ; |
| 484 | |
| 485 | } |
| 486 | |
| 487 | bind reg__port creg_bind_niutime { |
| 488 | regBits |
| 489 | { |
| 490 | |
| 491 | reg_rst_if.zero, // 63 |
| 492 | reg_rst_if.zero, // 62 |
| 493 | reg_rst_if.zero, // 61 |
| 494 | reg_rst_if.zero, // 60 |
| 495 | reg_rst_if.zero, // 59 |
| 496 | reg_rst_if.zero, // 58 |
| 497 | reg_rst_if.zero, // 57 |
| 498 | reg_rst_if.zero, // 56 |
| 499 | reg_rst_if.zero, // 55 |
| 500 | reg_rst_if.zero, // 54 |
| 501 | reg_rst_if.zero, // 53 |
| 502 | reg_rst_if.zero, // 52 |
| 503 | reg_rst_if.zero, // 51 |
| 504 | reg_rst_if.zero, // 50 |
| 505 | reg_rst_if.zero, // 49 |
| 506 | reg_rst_if.zero, // 48 |
| 507 | reg_rst_if.zero, // 47 |
| 508 | reg_rst_if.zero, // 46 |
| 509 | reg_rst_if.zero, // 45 |
| 510 | reg_rst_if.zero, // 44 |
| 511 | reg_rst_if.zero, // 43 |
| 512 | reg_rst_if.zero, // 42 |
| 513 | reg_rst_if.zero, // 41 |
| 514 | reg_rst_if.zero, // 40 |
| 515 | reg_rst_if.zero, // 39 |
| 516 | reg_rst_if.zero, // 38 |
| 517 | reg_rst_if.zero, // 37 |
| 518 | reg_rst_if.zero, // 36 |
| 519 | reg_rst_if.zero, // 35 |
| 520 | reg_rst_if.zero, // 34 |
| 521 | reg_rst_if.zero, // 33 |
| 522 | reg_rst_if.zero, // 32 |
| 523 | reg_rst_if.zero, // 31 |
| 524 | reg_rst_if.zero, // 30 |
| 525 | reg_rst_if.zero, // 29 |
| 526 | reg_rst_if.zero, // 28 |
| 527 | reg_rst_if.zero, // 27 |
| 528 | reg_rst_if.zero, // 26 |
| 529 | reg_rst_if.zero, // 25 |
| 530 | reg_rst_if.zero, // 24 |
| 531 | reg_rst_if.zero, // 23 |
| 532 | reg_rst_if.zero, // 22 |
| 533 | reg_rst_if.zero, // 21 |
| 534 | reg_rst_if.zero, // 20 |
| 535 | reg_rst_if.zero, // 19 |
| 536 | reg_rst_if.zero, // 18 |
| 537 | reg_rst_if.zero, // 17 |
| 538 | reg_rst_if.zero, // 16 |
| 539 | reg_rst_if.niu_count // 15:0 |
| 540 | } ; |
| 541 | |
| 542 | } |
| 543 | |
| 544 | |
| 545 | bind reg__port creg_bind_ccutime { |
| 546 | regBits |
| 547 | { |
| 548 | |
| 549 | reg_rst_if.zero, // 63 |
| 550 | reg_rst_if.zero, // 62 |
| 551 | reg_rst_if.zero, // 61 |
| 552 | reg_rst_if.zero, // 60 |
| 553 | reg_rst_if.zero, // 59 |
| 554 | reg_rst_if.zero, // 58 |
| 555 | reg_rst_if.zero, // 57 |
| 556 | reg_rst_if.zero, // 56 |
| 557 | reg_rst_if.zero, // 55 |
| 558 | reg_rst_if.zero, // 54 |
| 559 | reg_rst_if.zero, // 53 |
| 560 | reg_rst_if.zero, // 52 |
| 561 | reg_rst_if.zero, // 51 |
| 562 | reg_rst_if.zero, // 50 |
| 563 | reg_rst_if.zero, // 49 |
| 564 | reg_rst_if.zero, // 48 |
| 565 | reg_rst_if.zero, // 47 |
| 566 | reg_rst_if.zero, // 46 |
| 567 | reg_rst_if.zero, // 45 |
| 568 | reg_rst_if.zero, // 44 |
| 569 | reg_rst_if.zero, // 43 |
| 570 | reg_rst_if.zero, // 42 |
| 571 | reg_rst_if.zero, // 41 |
| 572 | reg_rst_if.zero, // 40 |
| 573 | reg_rst_if.zero, // 39 |
| 574 | reg_rst_if.zero, // 38 |
| 575 | reg_rst_if.zero, // 37 |
| 576 | reg_rst_if.zero, // 36 |
| 577 | reg_rst_if.zero, // 35 |
| 578 | reg_rst_if.zero, // 34 |
| 579 | reg_rst_if.zero, // 33 |
| 580 | reg_rst_if.zero, // 32 |
| 581 | reg_rst_if.zero, // 31 |
| 582 | reg_rst_if.zero, // 30 |
| 583 | reg_rst_if.zero, // 29 |
| 584 | reg_rst_if.zero, // 28 |
| 585 | reg_rst_if.zero, // 27 |
| 586 | reg_rst_if.zero, // 26 |
| 587 | reg_rst_if.zero, // 25 |
| 588 | reg_rst_if.zero, // 24 |
| 589 | reg_rst_if.zero, // 23 |
| 590 | reg_rst_if.zero, // 22 |
| 591 | reg_rst_if.zero, // 21 |
| 592 | reg_rst_if.zero, // 20 |
| 593 | reg_rst_if.zero, // 19 |
| 594 | reg_rst_if.zero, // 18 |
| 595 | reg_rst_if.zero, // 17 |
| 596 | reg_rst_if.zero, // 16 |
| 597 | reg_rst_if.ccu_count // 15:0 |
| 598 | } ; |
| 599 | |
| 600 | } |
| 601 | |
| 602 | #endif |
| 603 | |