verif/env/tcu/vera/include/reg.bind.vri

// ========== Copyright Header Begin ==========================================
//
// OpenSPARC T2 Processor File: reg.bind.vri
// Copyright (C) 1995-2007 Sun Microsystems, Inc. All Rights Reserved
// 4150 Network Circle, Santa Clara, California 95054, U.S.A.
//
// * DO NOT ALTER OR REMOVE COPYRIGHT NOTICES OR THIS FILE HEADER.
//
// This program is free software; you can redistribute it and/or modify
// it under the terms of the GNU General Public License as published by
// the Free Software Foundation; version 2 of the License.
//
// This program is distributed in the hope that it will be useful,
// but WITHOUT ANY WARRANTY; without even the implied warranty of
// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
// GNU General Public License for more details.
//
// You should have received a copy of the GNU General Public License
// along with this program; if not, write to the Free Software
// Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
//
// For the avoidance of doubt, and except that if any non-GPL license
// choice is available it will apply instead, Sun elects to use only
// the General Public License version 2 (GPLv2) at this time for any
// software where a choice of GPL license versions is made
// available with the language indicating that GPLv2 or any later version
// may be used, or where a choice of which version of the GPL is applied is
// otherwise unspecified.
//
// Please contact Sun Microsystems, Inc., 4150 Network Circle, Santa Clara,
// CA 95054 USA or visit www.sun.com if you need additional information or
// have any questions.
//
// ========== Copyright Header End ============================================
#ifndef INC_REG_BIND_VRI
#define INC_REG_BIND_VRI

#include "reg.port.vri"
#include "reg.if.vri"

//----------------- Reset status register ---------------------
bind reg__port creg_bind_rstat {
  regBits  {
    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
    reg_rst_if.zero,        // 15
    reg_rst_if.zero,        // 14
    reg_rst_if.zero,        // 13
    reg_rst_if.zero,        // 12
    reg_rst_if.status_shdw, // 11: 9
    reg_rst_if.zero,        //  8
    reg_rst_if.zero,        //  7
    reg_rst_if.zero,        //  6
    reg_rst_if.zero,        //  5
    reg_rst_if.zero,        //  4
    reg_rst_if.status,      //  3:1
    reg_rst_if.zero         //  0
  };
}

//----------------- Reset source register ---------------------
bind reg__port creg_bind_rsrc {
  regBits  {
    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
//    reg_rst_if.zero,        // 15     // Modification for RST spec 1.04
//    reg_rst_if.zero,        // 14
//    reg_rst_if.zero,        // 13
//   reg_rst_if.zero,        // 12
//    reg_rst_if.zero,        // 11
//    reg_rst_if.zero,        // 10
//    reg_rst_if.zero,        //  9
//    reg_rst_if.zero,        //  8
//    reg_rst_if.zero,        //  7
//    reg_rst_if.reset_src    //  6:0
    reg_rst_if.reset_src    //  15:0
  };
}

//----------------- Reset generate register ---------------------
bind reg__port creg_bind_rgen {
  regBits  {
    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
    reg_rst_if.zero,        // 15
    reg_rst_if.zero,        // 14
    reg_rst_if.zero,        // 13
    reg_rst_if.zero,        // 12
    reg_rst_if.zero,        // 11
    reg_rst_if.zero,        // 10
    reg_rst_if.zero,        //  9
    reg_rst_if.zero,        //  8
    reg_rst_if.zero,        //  7
    reg_rst_if.zero,        //  6
    reg_rst_if.zero,        //  5
    reg_rst_if.zero,        //  4
//    reg_rst_if.zero,        //  3     // Modification for RST spec 1.04
//    reg_rst_if.zero,        //  2
//    reg_rst_if.reset_gen    //  1:0
    reg_rst_if.reset_gen    //  3:0
  };
}

//----------------- Reset subsystem register ---------------------
bind reg__port creg_bind_rssys {
  regBits  {
    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
    reg_rst_if.zero,        // 15
    reg_rst_if.zero,        // 14
    reg_rst_if.zero,        // 13
    reg_rst_if.zero,        // 12
    reg_rst_if.zero,        // 11
    reg_rst_if.zero,        // 10
    reg_rst_if.zero,        //  9
    reg_rst_if.zero,        //  8
    reg_rst_if.zero,        //  7
    reg_rst_if.zero,        //  6
    reg_rst_if.mcu_selfrsh, //  5
    reg_rst_if.zero,        //  4
    reg_rst_if.zero,        //  3
    reg_rst_if.zero,        //  2
    reg_rst_if.ssys_reset   //  1:0
  };
}

//----------------- Reset fatal error enable register ---------------------
bind reg__port creg_bind_rfee {
  regBits  {
    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
    reg_rst_if.reset_fee,   //  15:8
    reg_rst_if.zero,        //  7
    reg_rst_if.zero,        //  6
    reg_rst_if.zero,        //  5
    reg_rst_if.zero,        //  4
    reg_rst_if.zero,        //  3
    reg_rst_if.zero,        //  2
    reg_rst_if.zero,        //  1
    reg_rst_if.zero         //  0
  };
}

bind reg__port creg_bind_proptime {
  regBits
  {

    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
    reg_rst_if.prop_count   // 15:0
  } ;
}

bind reg__port creg_bind_locktime {
  regBits
  {

    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
    reg_rst_if.lock_count   // 15:0
  } ;

}

bind reg__port creg_bind_niutime {
  regBits
  {

    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
    reg_rst_if.niu_count   // 15:0
  } ;

}


bind reg__port creg_bind_ccutime {
  regBits
  {

    reg_rst_if.zero,        // 63
    reg_rst_if.zero,        // 62
    reg_rst_if.zero,        // 61
    reg_rst_if.zero,        // 60
    reg_rst_if.zero,        // 59
    reg_rst_if.zero,        // 58
    reg_rst_if.zero,        // 57
    reg_rst_if.zero,        // 56
    reg_rst_if.zero,        // 55
    reg_rst_if.zero,        // 54
    reg_rst_if.zero,        // 53
    reg_rst_if.zero,        // 52
    reg_rst_if.zero,        // 51
    reg_rst_if.zero,        // 50
    reg_rst_if.zero,        // 49
    reg_rst_if.zero,        // 48
    reg_rst_if.zero,        // 47
    reg_rst_if.zero,        // 46
    reg_rst_if.zero,        // 45
    reg_rst_if.zero,        // 44
    reg_rst_if.zero,        // 43
    reg_rst_if.zero,        // 42
    reg_rst_if.zero,        // 41
    reg_rst_if.zero,        // 40
    reg_rst_if.zero,        // 39
    reg_rst_if.zero,        // 38
    reg_rst_if.zero,        // 37
    reg_rst_if.zero,        // 36
    reg_rst_if.zero,        // 35
    reg_rst_if.zero,        // 34
    reg_rst_if.zero,        // 33
    reg_rst_if.zero,        // 32
    reg_rst_if.zero,        // 31
    reg_rst_if.zero,        // 30
    reg_rst_if.zero,        // 29
    reg_rst_if.zero,        // 28
    reg_rst_if.zero,        // 27
    reg_rst_if.zero,        // 26
    reg_rst_if.zero,        // 25
    reg_rst_if.zero,        // 24
    reg_rst_if.zero,        // 23
    reg_rst_if.zero,        // 22
    reg_rst_if.zero,        // 21
    reg_rst_if.zero,        // 20
    reg_rst_if.zero,        // 19
    reg_rst_if.zero,        // 18
    reg_rst_if.zero,        // 17
    reg_rst_if.zero,        // 16
    reg_rst_if.ccu_count   // 15:0
  } ;

}

#endif