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// OpenSPARC T2 Processor File: niu_tdmc_mbox.v
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/*********************************************************************
* NIU TDMC MailBox Processing Block
* Orignal Author(s): Arvind Srinivasan
* Copyright (c) 2004 Sun Microsystems, Inc.
* This verilog model is the confidential and proprietary property of
* Sun Microsystems, Inc., and the possession or use of this model
* requires a written license from Sun Microsystems, Inc.
**********************************************************************/
module niu_tdmc_mbox (/*AUTOJUNK*/
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`endif // !ifdef CHANNELS_16
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`endif // !ifdef CHANNELS_16
dmc_txc_dma1_func_num, dmc_txc_dma2_func_num,
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`endif // !ifdef CHANNELS_16
output [127:0] tdmc_arb0_data; // Transfer Data
output tdmc_arb0_data_valid; // Transfer Data Ack
output tdmc_arb0_req; // Req Command Request
output [63:0] tdmc_arb0_req_address; // Memory Address
output [15:0] tdmc_arb0_req_byteenable; // First/Last BE
output [7:0] tdmc_arb0_req_cmd; // Command Request
output [4:0] tdmc_arb0_req_dma_num; // Channel Number
output [13:0] tdmc_arb0_req_length; // Packet Length
output [1:0] tdmc_arb0_req_port_num; // Port Number
output [3:0] tdmc_arb0_status; // Transfer Data Status
output tdmc_arb0_transfer_complete; // Transfer Data Complete
output [1:0] tdmc_arb0_req_func_num; // FUNCTION Number
input arb0_tdmc_data_req; // Memory line request
input arb0_tdmc_req_accept; // Response to REQ
input meta_dmc_ack_ready ;
input [7:0] meta_dmc_ack_cmd ;
input [4:0] meta_dmc_ack_dma_num ;
input meta_dmc_ack_client ;
input meta_dmc_ack_complete ;
input [3:0] meta_dmc_ack_cmd_status;
output dmc_meta_ack_accept;
output [`NO_OF_DMAS - 1:0] mbox_ack_dma_err_received;
output mbox_err_received;
output [`NO_OF_DMAS - 1:0] set_mbox_part_error_dma;
input txc_dmc_dma0_mark_bit;
input tx_cfg_dma0_enable_mb;
input [63:0] tx_dma0_pre_st;
input [`PTR_WIDTH:0] tx_rng_head_dma0;
input [`PTR_WIDTH:0] tx_rng_tail_dma0;
input [63:0] tx_dma0_rng_err_logh;
input [63:0] tx_dma0_rng_err_logl;
input [19:0] dmc_txc_dma0_page_handle;
input [37:0] tx_dma_cfg_dma0_mbaddr;
input [31:0] page0_mask_dma0;
input [31:0] page0_value_dma0;
input [31:0] page0_reloc_dma0;
input [31:0] page1_mask_dma0;
input [31:0] page1_value_dma0;
input [31:0] page1_reloc_dma0;
output clear_cfg_dma0_mb;
input txc_dmc_dma1_mark_bit;
input tx_cfg_dma1_enable_mb;
input [63:0] tx_dma1_pre_st;
input [`PTR_WIDTH:0] tx_rng_head_dma1;
input [`PTR_WIDTH:0] tx_rng_tail_dma1;
input [63:0] tx_dma1_rng_err_logh;
input [63:0] tx_dma1_rng_err_logl;
input [19:0] dmc_txc_dma1_page_handle;
input [37:0] tx_dma_cfg_dma1_mbaddr;
input [31:0] page0_mask_dma1;
input [31:0] page0_value_dma1;
input [31:0] page0_reloc_dma1;
input [31:0] page1_mask_dma1;
input [31:0] page1_value_dma1;
input [31:0] page1_reloc_dma1;
output clear_cfg_dma1_mb;
input txc_dmc_dma2_mark_bit;
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